CN103839795A - 浮栅的制作方法和浮栅晶体管的制作方法 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 115
- 238000000034 method Methods 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 229920000642 polymer Polymers 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 82
- 239000007789 gas Substances 0.000 description 13
- 239000013047 polymeric layer Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000009931 harmful effect Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 239000007792 gaseous phase Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 210000001364 upper extremity Anatomy 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
一种浮栅的制作方法和浮栅晶体管的制作方法。所述浮栅的制作方法包括：提供半导体衬底；在所述半导体衬底上依次形成浮栅层和掩膜层；在所述掩膜层中形成通孔；对所述通孔进行去除聚合物处理；沿所述通孔对所述浮栅层进行坡度刻蚀。所述浮栅晶体管的制作方法包括所述浮栅的制作方法。本发明可以改善浮栅的结构，提高浮栅晶体管的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种浮栅的制作方法和浮栅晶体管的制作方法。
背景技术
在EPROM（Erasable Programmable Read-Only Memory，可擦除可编程只读存储器）、EEPROM（Electrically Erasable Programmable Read-Only Memory，电可擦除可编程只读存储器）、Flash（闪存）存储器等都广泛采用了浮栅（floating gate）技术。
图1示出了现有技术中一种浮栅晶体管的结构示意图。所述浮栅晶体管可以包括：
半导体衬底10；
位于所述半导体衬底10中的源区/漏区20；
位于所述半导体衬底10上的浮栅介质层30；
位于所述浮栅介质层30上的浮栅40，所述浮栅40的上缘为两端向上突起的弧形；
位于所述浮栅40以及部分浮栅介质层30上的控制栅介质层50；
位于所述控制栅介质层50上的控制栅60，所述控制栅60包括主体部分和覆盖部分，所述主体部分位于所述浮栅40的一侧，所述覆盖部分的下缘为半弧形并将所述浮栅40的一半罩住。
类似地，现有技术中还存在很多其它结构的浮栅晶体管，但其中的浮栅的结构大都采用上端为两端向上突起的弧形。
上述结构的浮栅的制作方法可以采用以下步骤：
提供半导体衬底；
在所述半导体衬底上依次形成浮栅介质层、浮栅多晶硅层、氮化硅层和图案化的光刻胶层；
以所述光刻胶层为掩模，刻蚀所述氮化硅层以在所述氮化硅层中形成通孔；
采用灰化工艺去除所述光刻胶层；
以剩余的所述氮化硅层为掩模，对所述浮栅多晶硅层进行坡度刻蚀（slopeetch），以使得后续形成的浮栅的上端为两端向上突起的弧形。
但是，经过检测发现上述方法很难形成浮栅的弧形，从而影响了浮栅晶体管的性能。
发明内容
本发明解决的问题是提供一种浮栅的制作方法和浮栅晶体管的制作方法，可以改善浮栅的结构，提高浮栅晶体管的性能。
为解决上述问题，本发明提供一种浮栅的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上依次形成浮栅层和掩膜层；
在所述掩膜层中形成通孔；
对所述通孔进行去除聚合物处理；
沿所述通孔对所述浮栅层进行坡度刻蚀。
可选的，形成所述通孔包括：在所述掩膜层上形成图案化的光刻胶层；以所述光刻胶层为掩模，对所述掩膜层进行干法刻蚀；采用灰化工艺去除所述光刻胶层。
可选的，所述去除聚合物处理与所述灰化工艺同时进行，所述去除聚合物处理采用的气体为N2H2，所述灰化工艺采用的气体为O2。
可选的，所述N2H2的流量范围包括200sccm～400sccm；所述O2的流量范围包括2000sccm～4000sccm。
可选的，所述N2H2和O2的体积比为1:20～1:5。
可选的，所述浮栅的制作方法还包括：在形成所述浮栅层之前，在所述半导体衬底上形成浮栅介质层。
可选的，所述浮栅介质层的材料为氧化硅。
可选的，所述浮栅层的材料为多晶硅。
可选的，所述掩膜层的材料为氮化硅。
为了解决上述问题，本发明还提供了一种浮栅晶体管的制作方法，其包括上述的浮栅的制作方法。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案在掩膜层中形成通孔之后且在沿所述通孔对掩膜层下的浮栅层进行坡度刻蚀之前，通过增加对通孔进行去除聚合物处理的步骤，可以有效去除形成通孔的过程中在通孔的表面形成的聚合物，从而可以避免这些聚合物阻挡后续的坡度刻蚀，最终可以很好地形成上端为两端向上突起的弧形的浮栅，提高了浮栅晶体管的性能。
进一步，在形成所述通孔的过程中，在所述掩膜层上形成图案化的光刻胶层，在形成通孔之后采用灰化工艺去除所述光刻胶层时，仅需在灰化气体O2中增加形成气体（forming gas，即N2H2）就可以同时实现所述去除聚合物处理，从而不增加现有工艺的前提下就可以实现去除聚合物处理的步骤，步骤简单，操作方便，成本低，且形成气体N2H2又不会对半导体器件产生不良影响。
附图说明
图1是浮栅晶体管的一种结构示意图；
图2是本发明实施例提供的浮栅的制作方法的流程示意图；
图3至图9是本发明实施例提供的浮栅的制作方法的示意图。
具体实施方式
正如背景技术所述，现有技术在形成浮栅的过程中，很难形成良好的上端为两端向上突起的弧形结构。
上述技术问题的产生原因在于：在以光刻胶层为掩模采用干法刻蚀工艺刻蚀氮化硅层时，刻蚀气体（如：CF4）容易与光刻胶材料等发生反应从而在氮化硅层中的通孔内产生大量的聚合物，尤其是在通孔的内壁会形成聚合物层。即使在采用灰化工艺去除氮化硅层上的光刻胶层时，可能会去除小部分聚合物，但是大部分聚合物仍然会残留在所述通孔内。在后续沿所述通孔对浮栅多晶硅层进行坡度刻蚀时，由于坡度刻蚀为各向同性刻蚀，因此所述聚合物层便会严重阻碍坡度刻蚀的进行，最终使得所述浮栅无法得到所述弧形结构，影响了浮栅晶体管的性能。
针对上述问题，本发明提供了一种浮栅的制作方法和浮栅晶体管的制作方法，其在掩膜层中形成通孔之后，先采用去除聚合物处理的步骤去除刻蚀通孔过程中形成在通孔内的聚合物，然后才沿干净的通孔对浮栅层进行坡度刻蚀，从而可以避免所述聚合物阻挡后续的坡度刻蚀，最终可以很好地形成上端为两端向上突起的弧形的浮栅，提高了浮栅晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2所示，本发明实施例提供了一种浮栅的制作方法，可以包括以下步骤：
步骤S1，提供半导体衬底；
步骤S2，在所述半导体衬底上依次形成浮栅介质层、浮栅层、掩膜层和图案化的光刻胶层；
步骤S3，以所述光刻胶层为掩模，对所述掩膜层进行干法刻蚀以在所述掩膜层中形成通孔；
步骤S4，采用灰化工艺去除所述光刻胶层，同时对所述通孔进行去除聚合物处理；
步骤S5，沿所述通孔对所述浮栅层进行坡度刻蚀。
本实施例在采用灰化工艺去除光刻胶层的同时实现对所述通孔的去除聚合物处理，从而在不增加现有工艺的前提下就可以实现去除聚合物处理的步骤，步骤简单，操作方便，成本低，最终能够很好地形成上端为两端向上突起的弧形的浮栅，提高了浮栅晶体管的性能。
参考图3所示，提供半导体衬底100，并在所述半导体衬底100上形成浮栅介质层200。
所述半导体衬底100的材料既可以包括硅、锗、锗化硅、砷化镓等半导体材料，也可以是复合结构（如绝缘体上硅）等。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。
本实施例中所述半导体衬底100为硅片。
所述浮栅介质层200的材料可以为氧化硅，其作为后续形成的浮栅与半导体衬底100之间的隧穿氧化层。
所述浮栅介质层200的形成方法为热氧化或化学气相沉积，其厚度范围可以为80埃～100埃。
参考图4所示，在所述浮栅介质层200上形成浮栅层300。
所述浮栅层300的材料可以为多晶硅，其厚度范围可以为200埃～600埃，其后续用于形成浮栅。
所述浮栅层300可以采用化学气相沉积方法形成。
参考图5所示，在所述浮栅层300上形成掩膜层400。
所述掩膜层400的材料可以为氮化硅，其在后续用于作为刻蚀浮栅层300时的硬掩模，具体可以采用化学气相沉积方法形成。
参考图6所示，在所述掩膜层400上形成图案化的光刻胶层500。
本实施例可以先在掩膜层400上旋涂一层光刻胶材料，然后通过曝光显影技术使光刻胶材料形成与后续浮栅对应的图案，从而得到所述图案化的光刻胶层500。
参考图7所示，以所述光刻胶层500为掩模，对图6中的所述掩膜层400进行刻蚀，直至在剩余的掩膜层450中形成通孔700。
本实施例中可以采用干法刻蚀工艺对所述掩膜层400进行刻蚀，所述干法刻蚀工艺可以包括等离子体蚀刻、离子束蚀刻和反应离子蚀刻（RIE）等。
具体地，本实施例中可以以CF4作为刻蚀气体，采用反应离子蚀刻工艺刻蚀所述掩膜层400。
需要说明的是，在采用干法刻蚀工艺对所述掩膜层400进行刻蚀的过程中，不可避免地会在所述通孔700的内壁上形成聚合物层600，所述聚合物层600中可以包括C、H、O、F等元素。
虽然所述聚合物层600在形成通孔700的过程中可以发挥有利的作用，但是在后续对浮栅层300进行坡度刻蚀时，所述聚合物层600势必会影响浮栅中弧形结构的形成，因此在进行坡度刻蚀之前需要先进行去除聚合物处理。
此外，在进行坡度刻蚀之前，还需要去除图7中的光刻胶层500。
参考图8所示，去除图7中的聚合物层600和光刻胶层500。
本实施例中采用灰化工艺去除所述光刻胶层500，所述灰化工艺采用O2，同时在所述O2中添加形成气体N2H2，通过所述形成气体N2H2相对纯氧气能够更好地去除所述聚合物层600。
所述N2H2的流量范围可以包括200sccm～400sccm，如：200sccm、300sccm或400sccm等；所述O2的流量范围可以包括2000sccm～4000sccm，如：2000sccm、3000sccm或4000sccm等。
所述N2H2和所述O2的体积比可以为:1:20～1:5，如：1：20、1:10或1:5等。
本实施例中所述N2H2的流量范围为300sccm，所述O2的流量范围为3000sccm，从而所述N2H2和所述O2的体积比为1:10。
后续经过检测发现，通过上述方式可以很好地去除所述聚合物层600和光刻胶层500。
本实施例在形成通孔700之后采用灰化工艺去除所述光刻胶层500时，仅需在灰化气体氧气中增加形成气体N2H2就可以同时实现所述去除聚合物处理，从而在不增加现有工艺的前提下就可以实现去除聚合物处理的步骤，步骤简单，操作方便，成本低，且形成气体N2H2又不会对半导体器件产生不良影响。
需要说明的是，在本发明的其他实施例中，所述去除聚合物处理还可以采用其他方式，其不限制本发明的保护范围。
需要说明的是，在本发明的其他实施例中，也可以先进行灰化工艺，再进行去除聚合物处理，其也不限制本发明的保护范围。
参考图9所示，沿图8中的通孔700对所述浮栅层300进行坡度刻蚀。
所述坡度刻蚀是各向同性刻蚀，由于此时去除了图8中聚合物层600的不良影响，因此通过所述坡度刻蚀可以在浮栅层300中形成具有坡度的凹槽，以使得后续形成的浮栅的上端为两端向上突起的弧形。
所述坡度刻蚀对本领域技术人员是熟知的，在此不再赘述。
本发明实施例还提供了一种浮栅晶体管的制作方法，所述浮栅晶体管包括浮栅，所述浮栅的上端为两端向上突起的弧形，所述浮栅可以采用上述浮栅的制作方法形成。
本实施例可以很好地形成上端为两端向上突起的弧形的浮栅，最终提高了浮栅晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种浮栅的制作方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上依次形成浮栅层和掩膜层；
在所述掩膜层中形成通孔；
对所述通孔进行去除聚合物处理；
沿所述通孔对所述浮栅层进行坡度刻蚀。
2.如权利要求1所述的浮栅的制作方法，其特征在于，形成所述通孔包括：在所述掩膜层上形成图案化的光刻胶层；以所述光刻胶层为掩模，对所述掩膜层进行干法刻蚀；采用灰化工艺去除所述光刻胶层。
3.如权利要求2所述的浮栅的制作方法，其特征在于，所述去除聚合物处理与所述灰化工艺同时进行，所述去除聚合物处理采用的气体为N2H2，所述灰化工艺采用的气体为O2。
4.如权利要求3所述的浮栅的制作方法，其特征在于，所述N2H2的流量范围包括200sccm～400sccm；所述O2的流量范围包括2000sccm～4000sccm。
5.如权利要求3所述的浮栅的制作方法，其特征在于，所述N2H2和O2的体积比为1:20～1:5。
6.如权利要求1所述的浮栅的制作方法，其特征在于，还包括：在形成所述浮栅层之前，在所述半导体衬底上形成浮栅介质层。
7.如权利要求6所述的浮栅的制作方法，其特征在于，所述浮栅介质层的材料为氧化硅。
8.如权利要求1所述的浮栅的制作方法，其特征在于，所述浮栅层的材料为多晶硅。
9.如权利要求1所述的浮栅的制作方法，其特征在于，所述掩膜层的材料为氮化硅。
10.一种浮栅晶体管的制作方法，其特征在于，包括如权利要求1至9中任一项所述的浮栅的制作方法。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201410080894.XA CN103839795B (zh) | 2014-03-06 | 2014-03-06 | 浮栅的制作方法和浮栅晶体管的制作方法 |
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|---|---|
| CN103839795A true CN103839795A (zh) | 2014-06-04 |
| CN103839795B CN103839795B (zh) | 2016-08-24 |
Family
ID=50803183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
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|---|---|
| CN (1) | CN103839795B (zh) |
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| C06 | Publication | ||
| PB01 | Publication | ||
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