CN103779335A - 高电阻薄膜电阻器及形成所述电阻器的方法 - Google Patents
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Abstract
本申请案涉及高电阻薄膜电阻器及形成所述电阻器的方法。通过形成薄膜电阻器(850)以给一个或一个以上非导电沟槽(814/1426/1720)加衬来实质上增加所述薄膜电阻器(850)的电阻。通过给所述一个或一个以上非导电沟槽(814/1426/1720)加衬，增加了所述电阻器(850)的总长度，同时仍耗用与常规电阻器大致相同的表面积。
Description
技术领域
本发明涉及薄膜电阻器，且更特定来说，涉及一种高电阻薄膜电阻器及一种形成所述电阻器的方法。
背景技术
正如名称所暗示，薄膜电阻器为由导电电阻材料薄膜形成的半导体电阻器。与以常规方式形成的离散电阻器一样，薄膜电阻器经形成以对电流穿过电阻器的流动提供预定义电阻。
图1A-1B到7A-7B展示图解说明形成提供预定义电阻的薄膜电阻器的现有技术方法100的一系列视图。图1A-7A展示一系列平面图，而图1B-7B展示沿图1A-7A的线1B-1B到7B-7B截取的一系列横截面图。
如图1A-1B中所展示，方法100利用以常规方式形成的绝缘材料层110，且以在绝缘层110上溅镀沉积薄电阻器材料层112而开始。举例来说，可用氮化钛(TiN)层或氮化钽(TaN)层来实施薄电阻器材料层112。
在已沉积薄电阻器材料层112之后，在薄电阻器材料层112上形成经图案化光致抗蚀剂层114。经图案化光致抗蚀剂层114是以常规方式形成的，所述常规方式包含沉积光致抗蚀剂层、经由经图案化黑色/透明玻璃板(称为掩模)投射光以在光致抗蚀剂层上形成经图案化图像并移除因暴露于光而软化的经成像光致抗蚀剂区。
如图2A-2B中所展示，在已形成经图案化光致抗蚀剂层114之后，蚀刻薄电阻器材料层112的经暴露区域以形成实质上平面薄膜电阻器结构116，其触及绝缘层110的顶表面。一旦已完成所述蚀刻，便以常规方式(例如，用灰化工艺)来移除经图案化光致抗蚀剂层114。
接下来，如图3A-3B中所展示，在已移除经图案化光致抗蚀剂层114之后，举例来说，使用化学气相沉积以常规方式沉积隔离材料层120。在此之后，在隔离层120上以常规方式形成经图案化光致抗蚀剂层122。
如图4A-4B中所展示，一旦已形成经图案化光致抗蚀剂层122，便蚀刻隔离层120的经暴露区以在隔离层120中形成一对间隔开的开口124，其暴露薄膜电阻器结构116的顶表面上的一对间隔开的表面区126。一旦已暴露所述对间隔开的表面区126，便以常规方式移除经图案化光致抗蚀剂层122。
如图5A-5B中所展示，在移除经图案化光致抗蚀剂层122之后，以常规方式沉积触点金属层130以填充所述对开口124并覆盖隔离层120的顶表面。在已形成触点金属层130之后，在触点金属层130上以常规方式形成经图案化光致抗蚀剂层132。
如图6A-6B中所展示，在已形成经图案化光致抗蚀剂层132之后，蚀刻触点金属层130的经暴露区域以形成一对间隔开的金属头触点134，其延伸穿过隔离层120以触及薄膜电阻器结构116的顶表面上的所述对间隔开的表面区126且形成到所述对间隔开的表面区126的电连接。
如图7A-7B中所展示，一旦已完成所述蚀刻，便以常规方式移除经图案化光致抗蚀剂层132以形成薄膜电阻器140。如图7A-7B中进一步展示，薄膜电阻器140占据绝缘材料110的顶表面上在很大程度上由薄膜电阻器结构116的长度L乘以宽度W界定的面积。
薄膜电阻器140的缺陷之一是难以增加薄膜电阻器140的电阻。增加薄膜电阻器140的电阻的一种常见方法是在沉积薄电阻器材料层112时使用不同的较高电阻材料。然而，在常规制作工艺中使用具有高电阻的特异材料通常为困难或昂贵的。
增加薄膜电阻器140的电阻的另一种常见方法是增加电阻器140的长度(及位于金属头触点134之间的间隔)。然而，显著地增加薄膜电阻器140的长度会显著地增加薄膜电阻器140耗用的表面积，而此又增加包含薄膜电阻器140的裸片的大小及成本。
因此，需要一种增加薄膜电阻器的电阻的方法。
发明内容
本发明提供一种高电阻半导体电阻器及一种形成增加电阻的半导体电阻器的方法。本发明的电阻器包含主体，所述主体具有：非导电顶表面；及一个或一个以上沟槽，每一沟槽从所述非导电顶表面向下延伸到所述主体中。所述一个或一个以上沟槽中的每一者具有非导电内表面。本发明的电阻器还包含薄膜电阻器结构，所述薄膜电阻器结构触及所述非导电顶表面的第一部分及所述一个或一个以上沟槽中的每一者的所述内表面的第一部分，且暴露所述非导电顶表面的第二部分。
一种形成电阻器的方法包含形成主体，所述主体具有：非导电顶表面；及一个或一个以上沟槽，每一沟槽从所述非导电顶表面向下延伸到所述主体中。所述一个或一个以上沟槽中的每一者具有非导电内表面。所述方法还包含沉积金属层，所述金属层触及所述非导电顶表面及所述一个或一个以上沟槽中的每一者的所述内表面，且形成一个或一个以上孔。所述方法进一步包含蚀刻所述金属层以形成薄膜电阻器结构，所述薄膜电阻器结构触及所述非导电顶表面的第一部分及所述一个或一个以上沟槽中的每一者的所述内表面的第一部分，且暴露所述非导电顶表面的第二部分。
通过参考阐述其中利用本发明的原理的说明性实施例的以下详细描述及附图将获得对本发明的特征及优点的更好理解。
附图说明
图1A-1B到7A-7B是图解说明形成薄膜电阻器的现有技术方法100的一系列视图。图1A-7A是一系列平面图，而图1B-7B是沿图1A-7A的线1B-1B到7B-7B截取的一系列横截面图。
图8A-8B到13A-13B是图解说明根据本发明的形成薄膜电阻器的方法800的实例的一系列视图。图8A-13A是一系列平面图，而图8B-13B是沿图8A-13A的线8B-8B到13B-13B截取的一系列横截面图。
图14A-14B到16A-16B是图解说明根据本发明的形成主体810的第一方法1400的实例的一系列视图。图14A-16A是一系列平面图，而图14B-16B是沿图14A-16A的线14B-14B到16B-16B截取的一系列横截面图。
图17A-17B到19A-19B是图解说明根据本发明的形成主体810的第二方法1700的实例的一系列视图。图17A-19A是一系列平面图，而图17B-19B是沿图17A-19A的线17B-17B到19B-19B截取的一系列横截面图。
图20A-20B到22A-22B是图解说明根据本发明的形成一对金属头触点844的第一方法2000的实例的一系列视图。图20A-22A是一系列平面图，而图20B-22B是沿图20A-22A的线20B-20B到22B-22B截取的一系列横截面图。
图23A-23B到25A-25B是图解说明根据本发明的形成所述对金属头触点844的第二方法2300的实例的一系列视图。图23A-25A是一系列平面图，而图23B-25B是沿图23A-25A的线23B-23B到25B-25B截取的一系列横截面图。
具体实施方式
图8A-8B到13A-13B展示图解说明根据本发明的形成薄膜电阻器的方法800的实例的一系列视图。图8A-13A展示一系列平面图，而图8B-13B展示沿图8A-13A的线8B-8B到13B-13B截取的一系列横截面图。
如图8A-8B中所展示，方法800通过形成主体810而开始。主体810又包含非导电顶表面812及一个或一个以上沟槽814。一个或一个以上沟槽814中的每一者从非导电顶表面812向下延伸到主体810中。另外，一个或一个以上沟槽814中的每一者具有非导电内表面816，使得任何沟槽814均不暴露主体810的任何导电部分。
非导电内表面816又包含底表面817。此外，一个或一个以上沟槽814中的每一者具有长度、正交于所述长度的宽度W及正交于所述长度及宽度W的深度D，深度D从非导电顶表面812延伸到底表面817。
一个或一个以上沟槽814的宽深比为若干个因素(包含所需电阻及可用硅底材面)的函数且包含(举例来说)10∶1、3∶1、1∶1、1∶3及1∶10的比率，其中最大深度因制作设备的限制而受到限制。在本实例中，深度D大于宽度W。还如本实例中所展示，两个或两个以上沟槽814的深度D实质上相同。
在替代实施例中，如由图8A中的虚线818所展示，一个或一个以上沟槽814可形成为环圈，而此又形成若干个柱819。在另一替代实施例中，如由虚线818及818A所展示，可形成具有若干个环圈的单个沟槽814，而此又形成柱819。
如图9A-9B中所展示，在已形成具有非导电顶表面812及一个或一个以上沟槽814的主体810之后，接下来沉积薄电阻器材料层820(例如，氮化钛(TiN)、氮化钽(TaN)或其它高电阻材料层)以触及主体810的顶表面812。薄电阻器材料层820还向下延伸到一个或一个以上沟槽814中的每一者中以触及并给一个或一个以上沟槽814中的每一者的内表面816加衬，且形成一个或一个以上孔822。因此，一个或一个以上孔822与一个或一个以上沟槽814的大小相差薄电阻器材料层820的厚度。
在本实例中，使用原子层沉积(ALD)来沉积薄电阻器材料层820，原子层沉积是允许沉积一个或一个以上原子层的众所周知的方法。使用ALD工艺的优点之一是沟槽814的间距(本质上为沟槽814之间的间隔)可较小。使用ALD工艺的另一优点是可极准确地控制薄电阻器材料层820的厚度。因此，邻近电阻器可具有实质上匹配的厚度，此当在例如数/模(D/A)转换器的设计中时增加电阻器的精确度及线性度。
此外，在本实例中，薄电阻器材料层820经形成以具有在
的范围内的厚度。在已沉积薄电阻器材料层820之后，在薄电阻器材料层820上形成经图案化光致抗蚀剂层824。经图案化光致抗蚀剂层824又是以常规方式形成，所述常规方式包含沉积光致抗蚀剂层、经由经图案化黑色/透明玻璃板(称为掩模)投射光以在所述光致抗蚀剂层上形成经图案化图像并移除因暴露于光而软化的经成像光致抗蚀剂区。
如图10A-10B中所展示，在已形成经图案化光致抗蚀剂层824之后，蚀刻图9A-9B中所展示的薄电阻器材料层820的经暴露区域。如图10A-10B中进一步展示，所述蚀刻形成薄膜电阻器结构826，其触及主体810的顶表面812的第一部分812-1且向下延伸到一个或一个以上沟槽814中的每一者中以触及一个或一个以上沟槽814中的每一者的内表面816的第一部分816-1。
在本实例中，所述蚀刻还暴露非导电顶表面812的第二部分812-2及一个或一个以上沟槽814中的每一者的内表面816的若干个第二部分816-2。在蚀刻之后，以常规方式(例如，用灰化工艺)来移除经图案化光致抗蚀剂层824。
接下来，如图11A-11B中所展示，在已移除经图案化光致抗蚀剂层824之后，沉积隔离材料层830以触及非导电顶表面812的第二部分812-2、一个或一个以上沟槽814中的每一者的内表面816的第二部分816-2及薄膜电阻器结构826。
在本实例中，隔离材料830是使用ALD工艺、后续接着化学气相沉积工艺而沉积的。或者，可使用仅ALD工艺、仅化学气相沉积工艺或两者的任何组合来沉积隔离材料830。接下来，在已沉积隔离材料830之后，在隔离材料830上以常规方式形成经图案化光致抗蚀剂层832。
如图12A-12B中所展示，一旦已形成经图案化光致抗蚀剂层832，接下来便蚀刻隔离材料830的经暴露区以在隔离材料830中形成一对间隔开的开口834，其暴露薄膜电阻器结构826的顶表面上的一对间隔开的表面区836。一旦已暴露间隔开的表面区836，便以常规方式移除经图案化光致抗蚀剂层832。
如图13A-13B中所展示，在移除图12A-12B中所展示的经图案化光致抗蚀剂层832之后，在所述对间隔开的开口834中形成一对金属头触点844以延伸穿过隔离材料层830且触及薄膜电阻器结构826的间隔开的表面区836并形成到薄膜电阻器结构826的相对端的电连接。
所述对金属头触点844的形成完成薄膜电阻器850的形成。因此，如图13A-13B中进一步展示，薄膜电阻器850向下延伸到一个或一个以上沟槽814中的每一者中以触及一个或一个以上沟槽814中的每一者的内部表面816的一部分。
本发明的优点之一是，由于薄膜电阻器850向下延伸且触及一个或一个以上沟槽814中的每一者的内部表面816的一部分，因此薄膜电阻器850比薄膜电阻器140实质上更长且更具电阻性。然而，由于实质上增加的长度及电阻归因于薄膜电阻器850向下延伸且触及一个或一个以上沟槽814中的每一者的内部表面816的一部分，因此薄膜电阻器850占据与薄膜电阻器140大致相同的表面积。因此，本发明是在大致相同的面积中提供实质上更大电阻。
可以若干种方式来形成主体810。图14A-14B到16A-16B展示图解说明根据本发明的形成主体810的第一方法1400的实例的一系列视图。图14A-16A展示一系列平面图，而图14B-16B展示沿图14A-16A的线14B-14B到16B-16B截取的一系列横截面图。
如图14A-14B中所展示，第一方法1400通过在以常规方式形成的衬底结构1414的顶表面1412上形成经图案化光致抗蚀剂层1410而开始。可用(举例来说)例如单晶硅或硅锗的半导体材料来实施衬底结构1414。经图案化光致抗蚀剂层1410是以常规方式形成的。
如图15A-15B中所展示，在已形成经图案化光致抗蚀剂层1410之后，以常规方式蚀刻衬底结构1414的经暴露区域以形成一个或一个以上开口1420。开口1420中的每一者具有从衬底结构1414的顶表面1412向下延伸到衬底结构1414中的内表面1422。(关于替代实施例，可通过修改经图案化光致抗蚀剂层1410中的图案将一个或一个以上开口1420形成为由图8A中所展示的虚线818及818A图解说明的一个或一个以上环圈。)
如图15A-15B中进一步展示，所述蚀刻磨掉经图案化光致抗蚀剂层1410的侧，而此又导致有利地修圆开口1420的顶边缘。可替代地使用其它众所周知的方法来修圆一个或一个以上开口1420的顶边缘。一旦已完成蚀刻，便以常规方式移除经图案化光致抗蚀剂层1410。
如图16A-16B中所展示，在已移除图15A-15B中所展示的经图案化光致抗蚀剂层1410之后，形成非导电层1424以触及衬底结构1414的顶表面1412。非导电层1424还向下延伸到一个或一个以上开口1420中的每一者中以触及且覆盖一个或一个以上开口1420中的每一者的内表面1422，并形成一个或一个以上沟槽1426。
非导电层1424又具有顶表面1430。另外，一个或一个以上沟槽1426中的每一者具有非导电内表面1432，使得任何沟槽1426均不暴露衬底结构1414的任何导电部分。因此，一个或一个以上沟槽1426与一个或一个以上开口1420的大小相差非导电层1424的厚度。
可热生长或使用常规化学气相沉积工艺来沉积非导电层1424。在本实例中，非导电层1424具有
的厚度。衬底结构1414与非导电层1424的组合形成主体810。非导电层1424的顶表面1426形成主体810的非导电顶表面812。另外，各自具有内表面1432的一个或一个以上沟槽1426形成各自具有内表面816的一个或一个以上沟槽814。
图17A-17B到19A-19B展示图解说明根据本发明的形成主体810的第二方法1700的实例的一系列视图。图17A-19A展示一系列平面图，而图17B-19B展示沿图17A-19A的线17B-17B到19B-19B截取的一系列横截面图。
如图17A-17B中所展示，第二方法1700通过在以常规方式形成的非导电结构1714的顶表面1712上形成经图案化光致抗蚀剂层1710而开始。经图案化光致抗蚀剂层1710是以常规方式形成的。可用非导电衬底或裸片来实施非导电结构1714或将其实施为金属互连结构内的非导电区，例如，层间电介质的区。
如图18A-18B中所展示，在已形成经图案化光致抗蚀剂层1710之后，以常规方式蚀刻非导电结构1714的经暴露区域以形成一个或一个以上沟槽1720。沟槽1720中的每一者具有从非导电结构1714的顶表面1712向下延伸到非导电结构1714中的内表面1722。(关于替代实施例，可通过修改经图案化光致抗蚀剂层1710中的图案将一个或一个以上沟槽1720形成为由图8A中展示的虚线818及818A图解说明的一个或一个以上环圈。)
如图18A-18B中进一步展示，所述蚀刻磨掉经图案化光致抗蚀剂层1710的侧，而此又导致有利地修圆沟槽1720的顶边缘。可替代地使用其它众所周知的方法来修圆一个或一个以上沟槽1720的顶边缘。一旦已完成蚀刻，便以常规方式移除经图案化光致抗蚀剂层1710。
如图19A-19B中所展示，从非导电结构1714移除经图案化光致抗蚀剂层1710形成主体810。非导电结构1714的顶表面1712形成主体810的非导电顶表面812。另外，各自具有内表面1722的一个或一个以上沟槽1720形成各自具有内表面816的一个或一个以上沟槽814。
还可以若干种方式来形成所述对金属头触点844。图20A-20B到22A-22B展示图解说明根据本发明的形成所述对金属头触点844的第一方法2000的实例的一系列视图。图20A-22A展示一系列平面图，而图20B-22B展示沿图20A-22A的线20B-20B到22B-22B截取的一系列横截面图。
如图20A-20B中所展示，第一方法2000在移除图12A-12B中展示的经图案化光致抗蚀剂层832之后开始，且通过以常规方式沉积触点金属层2010以覆盖隔离材料830的顶表面并填满间隔开的开了834而继续。在本实例中，用钛层2010-1、上覆氮化钛层2010-2及上覆铝层2010-3来实施触点金属层2010。在已形成触点金属层2010之后，在触点金属层2010上以常规方式形成经图案化光致抗蚀剂层2012。
如图21A-21B中所展示，在已形成经图案化光致抗蚀剂层2012之后，蚀刻触点金属层2010的经暴露区域以形成一对间隔开的金属头触点2014，其延伸穿过隔离材料层830以触及薄膜电阻器结构826的间隔开的表面区836并形成到薄膜电阻器结构826的相对端的电连接。一旦已完成蚀刻，便以常规方式移除经图案化光致抗蚀剂层2012。如图22A-22B中所展示，所述对间隔开的金属头触点2014形成所述对间隔开的金属头触点844。
图23A-23B到25A-25B展示图解说明根据本发明的形成所述对金属头触点844的第二方法2300的实例的一系列视图。图23A-25A展示一系列平面图，而图23B-25B展示沿图23A-25A的线23B-23B到25B-25B截取的一系列横截面图。
如图23A-23B中所展示，第二方法2300在移除图12A-12B中所展示的经图案化光致抗蚀剂层832之后开始，且通过以常规方式沉积势垒层2308以覆盖隔离材料830的顶表面并给间隔开的开口834加衬而继续。可用(举例来说)钽或氮化钽来实施势垒层2308。
在此之后，以常规方式沉积籽晶层2310以覆盖势垒层2308。可用(举例来说)钛层及上覆铜层来实施籽晶层2310。(钛层增强铜的附着。)在已形成籽晶层2310之后，在籽晶层2310上形成电镀模具2312。举例来说，可通过以常规方式沉积并图案化光致抗蚀剂层来形成电镀模具2312。
如图24A-24B中所展示，在形成电镀模具2312之后，电镀铜以形成一对间隔开的铜插塞2314。在此之后，以常规方式移除模具2312，后续接着进行籽晶层2310的经暴露区及势垒层2308的经暴露区的常规移除。
如图25A-25B中所展示，图24A-24B中所展示的势垒层2308的经暴露区的常规移除留下一对间隔开的势垒区2316。另外，图24A-24B中所展示的籽晶层2310的经暴露区的常规移除留下一对间隔开的籽晶区2318。所述对间隔开的势垒区2316、所述对间隔开的籽晶区2318及所述对间隔开的铜插塞2314形成所述对间隔开的金属头触点844。
应理解，以上描述为本发明的实例，且可在实践本发明时采用本文中所描述的本发明的各种替代方案。因此，打算使所附权利要求书界定本发明的范围且使其涵盖这些权利要求及其等效内容的范围内的结构及方法。
Claims (20)
1.一种电阻器，其包括：
主体，其具有：
非导电顶表面，及
一个或一个以上沟槽，每一沟槽从所述非导电顶表面向下延伸到所述主体中，所述一个或一个以上沟槽中的每一者具有非导电内表面；及
薄膜电阻器结构，其：
触及所述非导电顶表面的第一部分及所述一个或一个以上沟槽中的每一者的所述内表面的第一部分；及
暴露所述非导电顶表面的第二部分。
2.根据权利要求1所述的电阻器，其中所述薄膜结构进一步暴露所述一个或一个以上沟槽中的每一者的所述内表面的若干个第二部分。
3.根据权利要求2所述的电阻器，其中所述主体包含：
衬底结构，其具有一个或一个以上开口，每一开口具有从所述衬底结构的顶表面向下延伸到所述衬底结构中的内表面；及
非导电层，其触及所述衬底结构的所述顶表面且向下延伸到所述一个或一个以上开口中的每一者中以覆盖所述一个或一个以上开口中的每一者的所述内表面。
4.根据权利要求3所述的电阻器，其中所述衬底结构为半导体。
5.根据权利要求3所述的电阻器，且其进一步包括隔离材料层，所述隔离材料层触及所述非导电顶表面的所述第二部分、所述一个或一个以上沟槽中的每一者的所述内表面的所述若干个第二部分及所述薄膜电阻器结构。
6.根据权利要求5所述的电阻器，且其进一步包括一对间隔开的开口，所述对间隔开的开口延伸穿过所述隔离材料层以暴露所述薄膜电阻器结构的顶表面上的一对间隔开的表面区。
7.根据权利要求6所述的电阻器，且其进一步包括一对间隔开的金属头触点，所述对间隔开的金属头触点延伸穿过所述隔离材料层以触及所述薄膜电阻器结构的所述间隔开的表面区且形成到所述薄膜电阻器结构的相对端的电连接。
8.根据权利要求2所述的电阻器，其中所述主体为非导电结构。
9.根据权利要求8所述的电阻器，且其进一步包括隔离材料层，所述隔离材料层触及所述非导电顶表面的所述第二部分、所述一个或一个以上沟槽中的每一者的所述若干个第二部分及所述薄膜电阻器结构。
10.根据权利要求9所述的电阻器，且其进一步包括一对间隔开的金属头触点，所述对间隔开的金属头触点延伸穿过所述隔离材料层以触及所述薄膜电阻器结构的所述间隔开的表面区且形成到所述薄膜电阻器结构的所述相对端的电连接。
11.一种形成电阻器的方法，其包括：
形成主体，所述主体具有：
非导电顶表面，及
一个或一个以上沟槽，每一沟槽从所述非导电顶表面向下延伸到所述主体中，所述一个或一个以上沟槽中的每一者具有非导电内表面；
沉积金属层，所述金属层触及所述非导电顶表面及所述一个或一个以上沟槽中的每一者的所述内表面，且形成一个或一个以上孔；及
蚀刻所述金属层以：
形成薄膜电阻器结构，所述薄膜电阻器结构触及所述非导电顶表面的第一部分及所述一个或一个以上沟槽中的每一者的所述内表面的第一部分；及
暴露所述非导电顶表面的第二部分。
12.根据权利要求11所述的方法，其中蚀刻所述金属层还暴露所述一个或一个以上沟槽中的每一者的所述内表面的若干个第二部分。
13.根据权利要求12所述的方法，其中形成所述主体包含：
在衬底结构中蚀刻一个或一个以上开口，所述一个或一个以上开口各自具有从所述衬底结构的顶表面向下延伸到所述衬底结构中的内表面；及
形成非导电层，所述非导电层触及所述衬底结构的所述顶表面且向下延伸到所述一个或一个以上开口中的每一者中以覆盖所述一个或一个以上开口中的每一者的所述内表面。
14.根据权利要求13所述的方法，其中所述衬底结构为半导体。
15.根据权利要求13所述的方法，且其进一步包括形成隔离材料层以触及所述非导电顶表面的所述第二部分、所述一个或一个以上沟槽中的每一者的所述若干个第二部分及所述薄膜电阻器结构。
16.根据权利要求15所述的方法，且其进一步包括蚀刻所述隔离材料层以在所述隔离材料层中形成一对间隔开的开口，所述对间隔开的开口暴露所述薄膜电阻器结构的顶表面上的一对间隔开的表面区。
17.根据权利要求16所述的方法，且其进一步包括形成一对间隔开的金属头触点，所述对间隔开的金属头触点延伸穿过所述隔离材料层以触及所述薄膜电阻器结构的所述间隔开的表面区且形成到所述薄膜电阻器结构的相对端的电连接。
18.根据权利要求12所述的方法，其中形成所述主体包含在非导电结构中蚀刻一个或一个以上开口以形成所述一个或一个以上沟槽。
19.根据权利要求18所述的方法，且其进一步包括形成隔离材料层以触及所述非导电顶表面的所述第二部分、所述一个或一个以上沟槽中的每一者的所述若干个第二部分及所述薄膜电阻器结构。
20.根据权利要求19所述的方法，且其进一步包括形成一对间隔开的金属头触点，所述对间隔开的金属头触点延伸穿过所述隔离材料层以触及所述薄膜电阻器结构的一对间隔开的表面区且形成到所述薄膜电阻器结构的所述相对端的电连接。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153130A (ja) * | 2011-12-28 | 2013-08-08 | Rohm Co Ltd | チップ抵抗器 |
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| US9698212B2 (en) * | 2015-11-30 | 2017-07-04 | International Business Machines Corporation | Three-dimensional metal resistor formation |
| WO2018075072A1 (en) * | 2016-10-21 | 2018-04-26 | Intel Corporation | Fin-based thin film resistor |
| WO2018125127A1 (en) * | 2016-12-29 | 2018-07-05 | Intel Corporation | Methods of forming thin film resistor structures utilizing interconnect liner materials |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272065A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置 |
| DE19960563A1 (de) * | 1999-12-15 | 2001-06-28 | Infineon Technologies Ag | Halbleiterstruktur und entsprechendes Herstellungsverfahren |
| TW200531088A (en) * | 2003-12-04 | 2005-09-16 | Texas Instruments Inc | A thin film resistor structure and method of fabricating a thin film resistor structure |
| CN101326639A (zh) * | 2005-12-06 | 2008-12-17 | 意法半导体有限公司 | 集成电路中的电阻器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4446771B2 (ja) * | 2004-03-23 | 2010-04-07 | 株式会社リコー | 半導体装置 |
| JP5539624B2 (ja) * | 2008-04-28 | 2014-07-02 | ラピスセミコンダクタ株式会社 | 薄膜抵抗素子、及び薄膜抵抗素子の製造方法 |
| US8089135B2 (en) * | 2008-07-30 | 2012-01-03 | International Business Machine Corporation | Back-end-of-line wiring structures with integrated passive elements and design structures for a radiofrequency integrated circuit |
| US8242876B2 (en) * | 2008-09-17 | 2012-08-14 | Stmicroelectronics, Inc. | Dual thin film precision resistance trimming |
-
2012
- 2012-10-18 US US13/655,419 patent/US8754741B2/en active Active
-
2013
- 2013-10-18 CN CN201310492094.4A patent/CN103779335A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272065A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置 |
| DE19960563A1 (de) * | 1999-12-15 | 2001-06-28 | Infineon Technologies Ag | Halbleiterstruktur und entsprechendes Herstellungsverfahren |
| DE19960563B4 (de) * | 1999-12-15 | 2005-11-03 | Infineon Technologies Ag | Halbleiterstruktur und entsprechendes Herstellungsverfahren |
| TW200531088A (en) * | 2003-12-04 | 2005-09-16 | Texas Instruments Inc | A thin film resistor structure and method of fabricating a thin film resistor structure |
| CN101326639A (zh) * | 2005-12-06 | 2008-12-17 | 意法半导体有限公司 | 集成电路中的电阻器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112313809A (zh) * | 2018-06-15 | 2021-02-02 | 微芯片技术股份有限公司 | 铝兼容薄膜电阻器(tfr)及其制造方法 |
| CN111276304A (zh) * | 2018-12-05 | 2020-06-12 | 光颉科技股份有限公司 | 电阻器件 |
| CN111276304B (zh) * | 2018-12-05 | 2021-08-27 | 光颉科技股份有限公司 | 电阻器件 |
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