CN103779264A - 一种浅沟槽隔离结构的制造方法 - Google Patents

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聂纪平
张爱霞
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Abstract

本发明公开了一种浅沟槽隔离结构的制造方法，包括步骤：在半导体基底上形成浅沟槽；在半导体基底表面上沉积一隔离层，并填满浅沟槽；进行半导体基底表面的平坦化，形成浅沟槽隔离结构；对浅沟槽隔离结构执行退火工艺。本发明解决了浅沟槽隔离结构的缺陷密度问题，同时优化了器件功能，对于当前深亚微米工艺的优化起到了很好的效果。

Description

一种浅沟槽隔离结构的制造方法
技术领域
本发明涉及集成电路工艺领域，尤其涉及一种浅沟槽隔离结构（STI）的制造方法。
背景技术
随着集成电路制程的快速发展，半导体产品日益积集化与微小化。因积集化，半导体组件的尺寸以及隔离半导体组件的隔离结构的大小也随之缩减。因此，在半导体制程中，形成良好的隔离结构更加困难。传统的一种形成隔离结构的方法乃是借由局部氧化形成场氧化层(LOCOS)，然而随着集成电路工艺进入深亚微米时代，此种方式容易产生鸟嘴侵蚀的问题(bird′s beak encroachment)。因此，目前以浅沟隔离结构(shallowtrenchisolation，STI)制程成为主流，特别适用于次微米以下的集成电路制程。
一般的浅沟隔离结构制程包含下列步骤：首先，利用选择性蚀刻在半导体基底上形成浅沟槽。接着，在该半导体基底表面上沉积一隔离层，并填满该沟槽。最后，借由化学机械研磨(CMP)进行半导体基底表面的平坦化，而填满沟槽中的隔离层则形成浅沟槽隔离结构(STI)。具体结构见附图1。另外，图1中，P-well表示P阱；N-well表示N阱。然而，由于半导体工艺日益复杂化，且半导体组件体积日益缩小，因此浅沟槽隔离结构的宽度也逐渐缩小，这会造成STI和有源区的缺陷密度很大，主要是位错密度明显偏大，可能会导致MOS管的功能失效，对一些有些要求很高的集成电路会受到明显影响。
发明内容
本发明的目的在于克服现有技术的缺陷而提供一种浅沟槽隔离结构的制造方法，在进行完毕P+和N+的注入后，增加一步针对STI的退火工艺，解决了STI的缺陷密度问题，同时优化了器件功能，对于当前深亚微米工艺的优化起到了很好的效果。
实现上述目的的技术方案是：
一种浅沟槽隔离结构的制造方法，包括：
步骤S1，提供半导体基底，利用选择性蚀刻在半导体基底上形成浅沟槽；
步骤S2，在半导体基底表面上沉积一隔离层，并填满浅沟槽；
步骤S3，进行半导体基底表面的平坦化，使得填满浅沟槽中的隔离层则形成浅沟槽隔离结构；
步骤S4，对浅沟槽隔离结构执行退火工艺。
在上述的浅沟槽隔离结构的制造方法中，所述退火工艺的温度控制在1000～1200摄氏度，时间在20～40分钟。
本发明的有益效果是：本发明针对：由于缺陷密度会造成位错的增加（特别是P+和N+的大剂量注入的影响，造成很大的位错密度），会影响器件功能。而常规的方法是采用更新的STI结构，但是这样会导致器件的结构变化，同时增加光刻次数。本发明在不改进器件结构的基础上，采用工艺优化的方法消除缺陷密度，增加一步针对STI的退火工艺，通过控制好退火的工艺步骤和工艺要求，既可以消除缺陷，同时也可以满足要求较高的客户的功能要求。
附图说明
图1是现有的浅沟槽隔离结构的制造工艺的结构示意图；
图2是本发明的浅沟槽隔离结构的制造方法的流程图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图2，本发明的浅沟槽隔离结构的制造方法，包括：
步骤S1，提供半导体基底，利用选择性蚀刻在半导体基底上形成浅沟槽；
步骤S2，在半导体基底表面上沉积一隔离层，并填满浅沟槽；
步骤S3，借由化学机械研磨(CMP)进行半导体基底表面的平坦化，使得填满浅沟槽中的隔离层则形成浅沟槽隔离结构；
步骤S4，对浅沟槽隔离结构执行退火工艺，温度控制在1000～1200摄氏度，时间在20～40分钟，这样可以大大优化集成电路的缺陷密度，优化器件功能。不会对器件的功能造成任何影响，同时解决了器件失效的问题。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (2)

1.一种浅沟槽隔离结构的制造方法，包括：
步骤S1，提供半导体基底，利用选择性蚀刻在半导体基底上形成浅沟槽；
步骤S2，在半导体基底表面上沉积一隔离层，并填满浅沟槽；
步骤S3，进行半导体基底表面的平坦化，使得填满浅沟槽中的隔离层则形成浅沟槽隔离结构；
其特征在于，还包括：
步骤S4，对浅沟槽隔离结构执行退火工艺。
2.根据权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于，所述退火工艺的温度控制在1000～1200摄氏度，时间在20～40分钟。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197659B1 (en) * 1999-03-09 2001-03-06 Mosel Vitelic, Inc. Divot free shallow trench isolation process
CN101872739A (zh) * 2009-04-23 2010-10-27 上海华虹Nec电子有限公司 沟槽的填充方法
CN102543820A (zh) * 2010-12-16 2012-07-04 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其形成方法

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PB01 Publication
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SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
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