CN103765414B - 用于产生具有不同相位的输出的有限冲激响应滤波器 - Google Patents

Abstract

描述了一种用于设计和实施有限冲激响应（FUR）滤波器以产生多个输出信号的方法和系统，每个输出信号具有相同的频率但与其它输出处于不同的相移。在具有多个输出的FIR滤波器中确定用于电阻器或者具有阻抗值的其它元件的值，使得每个输出具有相同的频率响应但具有与其它输出不同的相位。这通过在电阻器值的时域计算中包括相位因子来实现，该包括不改变频域中的响应。相移是恒定的并且独立于输出信号的频率。

Description

用于产生具有不同相位的输出的有限冲激响应滤波器

本申请要求于2011年3月22日提交的临时申请第61/466,420号的优先权，其全部内容通过引用合并于此。

技术领域

本发明一般地涉及电子滤波器，更具体地涉及有限冲激响应（FIR）滤波器。

背景技术

在电路设计中，很多情形中期望在系统中生成以高于系统时钟的速率发生的时钟间隔。例如，计算机处理器可具有66MHz的主时钟，而期望的是以3.3GHz在内部工作。为做到这一点，必须将每个66MHz时钟间隔划分成50个相等部分，使得这50个部分由此对应于3.3GHz的时钟。

构造简单的“时钟加倍器”的一种方式是将时钟信号延迟时钟周期的四分之一。图1示出了100MHz正弦波信号102。这种信号具有10纳秒（ns）的时钟周期，使得所示出的第一时钟周期在水平轴上开始于0并结束于10ns，在那里另一时钟周期开始。容易看出，信号102还具有在5ns处的过零点，因为负的（在那里信号下降）边沿落在开始于0的第一时钟周期的正的（上升）边沿与开始于10ns的第二周期的正边沿之间的半路上。信号102由此将具有按每5ns规则地间隔开的过零点。通常，每个过零点无论来自正边沿还是负边沿均可以用作电路部件的触发器。

还如图1所示，如果100MHz信号102被延迟2.5ns并且经延迟的信号104被覆盖在原始信号上，则在原始信号的过零点之间的半路上将存在额外的过零点，即，按每2.5ns规则地间隔，因为原始信号中的每个过零点2.5ns后被复制在经延迟的信号中。由此，原始信号在效果上被加倍，因为现在存在按每2.5ns、而不是如只有原始信号时那样按仅每5ns规则地间隔开的过零点。

然而，尽管现有技术中众所周知如何实现这种固定的时间延迟，但是给定时段的延迟仅对于单个频率的时钟信号（即，其中延迟是时钟周期的四分之一的信号）导致所述额外的过零点处于相等的间隔。如果频率改变但延迟保持恒定，则过零点将不处于规则的间隔。

这可以在图2中看出，图2示出了将信号频率从如图1中的100MHz改变为150MHz的信号202、同时将延迟保持于2.5ns的结果，导致经延迟的信号204。尽管每个信号202和204具有规则地间隔开的过零点，并且仍存在只有原始信号202时的两倍那么多的过零点，但是两个信号的组合过零点不再是相等地间隔开的。由此，经延迟的信号204不能用来有效地实现比原始信号202的时钟更快的时钟，因为该更快的时钟将是不规则的。

这表明，如果固定的时间延迟对应于时钟周期的四分之一，则该固定的时间延迟仅将导致时钟频率的规则加倍。在图2中无法获得过零点中的相等间距的原因在于如下事实：被覆盖的信号被延迟了固定的时间，该固定的时间不对应于150MHz信号的时钟周期的四分之一，而是仅对应于图1中的100MHz信号的时钟周期的四分之一。由此，必须对于每个单独的频率选择不同的时间延迟。

存在对时间间隔进行子划分的更复杂的电路，比如上面的例子，其中66MHz时钟间隔必须被划分成50个相等部分以获得3.3GHz的时钟。这种电路是已知的，并且通常被称为“时钟乘法器”，或者常常被称为“延迟锁定环”或“锁相环”。图3中示出了这种现有技术电路的典型例子。电路300包含用于对连续时钟周期的时间间隔进行子划分的受控延迟元件D1至D8。电路300工作来调整每个单独的延迟元件的延迟，使得到延迟线末端的时间间隔与时钟周期基本上相等。

这种现有技术实施需要控制器（在此情形中为图3中的积分器302）和控制反馈环304的使用。控制器工作来确保延迟间隔是均匀的，使得导致时钟周期的均匀划分。这是必要的，使得无输出间隔比其它任何输出间隔长得多，如果延时线的输出在下一时钟输入到达之前到达则将会如此。

反馈环304具有相关联的稳定性准则和有限时间间隔（环带宽的倒数），反馈环304在该有限时间间隔内工作。为了能够用于不同的频率，延迟元件D1至D8自身必须是可调整的，并且可调整性可能与免于延迟线的输出相对于其输入的时间不确定性（被称为“抖动”，即，对于每个输入时钟边沿，延迟将不能精确地相同的事实）的需要相冲突。

已尝试了将时钟加倍的其它现有技术方法，例如，沿着延迟线发送时钟信号，并在延迟线上的对应于半个时钟周期的点处分接信号。本领域技术人员应理解，在这种情形中，难以在该线上寻找用以分接信号的适当地点，即，使延迟将与半个时钟周期恰好匹配的点。

由于这些及那些原因，提供高速时钟的现有技术方法不完全令人满意，并且导致设计折衷和非最优的解决方案。

发明内容

公开了用于使用有限冲激响应（FIR）滤波器来产生多个输出信号的系统和方法，其中每个输出信号具有相同的频率响应但与其它输出处于不同的相位。

一个实施例描述了一种设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法，该方法包括：选择用于所述滤波器的期望频率响应；选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后耦合到所述延迟线，所述元件的值被选择以确定它们的阻抗，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。

另一个实施例描述了一种设备，其包括：输入端，所述输入端被配置成接收输入信号；延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号；第一多个缓冲器，所述第一多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述第一多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第一多个元件的输出之和产生对所述输入信号的期望频率响应；第一输出端，所述第一输出端连接到所述第一多个电阻器值以产生具有所述期望频率响应的第一输出信号；第二多个缓冲器，所述第二多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述第二多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述第二多个元件的输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。

在另一个实施例中，描述了一种有限冲激响应滤波器，其包括：被配置成接收输入信号的输入端；延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播所述输入信号；多个缓冲器，每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；具有阻抗值的第一多个元件，所述第一多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生对所述输入信号的期望频率响应；第一输出端，所述第一输出端连接到所述第一多个元件以产生具有所述期望频率响应的第一输出信号；具有阻抗值的第二多个元件，所述第二多个元件中的每个元件连接到所述多个缓冲器中的单独一个缓冲器、并且被选择以确定它们的阻抗值、使得所述元件输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及第二输出端，所述第二输出端连接到所述第二多个元件以产生具有所述期望频率响应且与所述第一输出信号处于不同的相位的第二输出信号。

再一个实施例描述了一种计算机可读存储介质，其上实施有用于使得计算装置执行用于设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法的指令，所述方法包括：选择用于所述滤波器的期望频率响应；选择具有阻抗的多组元件，来自每个组的一个元件待在每个延迟元件之后耦合到所述延迟线，所述元件的值被选择以确定它们的阻抗值，使得对于每组元件，所述元件的输出之和是与另一组元件的输出之和具有相同频率响应但具有不同相位的信号；并且对于每组元件，提供连接到该组中的所有所述元件的、与连接到其它组元件的输出分开的输出。

又一实施例描述一种用于模拟有限冲激响应滤波器对表示连续时间点处的输入信号的一组数据元素的响应的计算装置，其包括：输入端，所述输入端用于选择所述有限冲激响应滤波器的频率响应；处理器，所述处理器被配置成：选择第一组权重以施加于所述组数据元素以生成一组第一加权数据元素，使得所述第一加权数据元素之和是所选择的所述频率响应的第一信号；选择第二组权重以施加于所述组数据元素以生成一组第二加权数据元素，使得所述第二加权数据元素之和是与所选择的所述频率响应的所述第一信号处于不同相位的所选择的所述频率响应的第二信号；第一输出端，所述第一输出端用于提供所选择的所述频率响应的所述第一输出信号；以及第二输出端，所述第二输出端用于提供所选择的所述频率响应的所述第二输出信号。

附图说明

图1是一个时钟信号的曲线图，其示出了在一个例子中添加经延迟的时钟信号的效果。

图2是另一时钟信号的曲线图，其示出了如图1中那样添加经延迟的时钟信号的效果。

图3是现有技术的时钟乘法器电路的一个例子的框图。

图4是图2的时钟信号的曲线图，其示出了添加经延迟的时钟信号的期望效果。

图5是本领域中已知的有限冲激响应（FIR）滤波器的框图。

图6是具有两个输出的FIR滤波器的框图。

图7示出了两组傅立叶系数的一个例子，一组系数根据正弦近似公式导出，且一组系数根据余弦公式近似导出。

图8示出了根据图7的傅立叶系数得到的输出信号。

图9示出了用于低通滤波器的可能的一组傅立叶系数以及所得到的滤波器输出。

图10示出了以通过将图9的傅立叶系数与正弦波相乘来变更图9的傅立叶系数的方式将低通滤波器改变为带通的方法。

图11示出了其中傅立叶系数已与正弦波和余弦波相乘的信号之间的相位差的例子。

图12示出了其中相位已被平移四分之一周期的两组傅立叶系数正弦波。

图13示出了根据图12的正弦波产生以生成两个输出的两组傅立叶系数。

图14是根据一个实施例的提供了具有相同频率响应和不同相位的多个输出的FIR滤波器的设计方法的流程图。

具体实施方式

本申请描述了设计和实施有限冲激响应（FIR）滤波器以产生多个输出信号，每个输出信号具有相同的频率但与其它输出处于不同的相移。相移是恒定的并且独立于输出信号的频率。

已经发现，正如这里所解释的，具有相同频率和不同相位的多个输出的FIR滤波器可以通过对于每个输出选择不同的阻抗值来产生。在维持上述固定延迟时间的已知技术无法实现期望结果的情形中，无论频率如何均维持恒定相位差的能力可能具有相当大的用途。尽管预期所描述的设备和方法的一个用途将是生成具有相等间隔的相移的多个输出，但是这种相等间隔不是必需的，并且将描述可以生成任何期望组的相移。

返回到图1和2的例子，如上所述，如果固定的时间延迟对应于时钟周期的四分之一，则该固定的时间延迟将仅导致时钟频率的规则加倍。在图2的150MHz信号的情形中，2.5ns延迟不是时钟周期的四分之一，并且过零点不是均匀间隔开的。然而，如果第二信号能够无论频率如何均被延迟90度的恒定相移，则能够可靠地获得任何时钟的加倍。在图4中，这种90度相移导致图4的信号202和404，其中150MHz时钟202如图2中所见那样已被有效地加倍，其中现在均匀的过零点、而不是图2的非均匀过零点由不适当地对应于频率的固定延迟产生。

此外，当无需控制环和可调整的延迟线、无论输出频率如何均获得这种固定相移延迟时，电路对输入频率的改变更快地作出响应，因为它不受环带宽的限制，并且一般具有更小的抖动，因为延迟元件是固定的并且不受可调整机构的危害。这种电路或方法由此被认为是对现有技术的显著改善。

有限冲激响应（FIR）滤波器是具有大范围的应用的一种类型的电子滤波器。FIR滤波器被广泛用在数字信号处理和数字视频处理中，并且其构造在现有技术中是众所周知的。

如图5中所示，一种类型的FIR滤波器是横向滤波器或者分接式延迟线滤波器。这种滤波器的输出是取自均匀间隔开的分接头的电压的加权组合。滤波器包含多个（这里示出了7个）单位延迟元件U1至U7，每个单位延迟元件均引入时间延迟t。该滤波器被认为是M阶的，其中M-1是延迟元件的数目，所以图5的滤波器是8阶滤波器。

延迟元件U1至U7中的每一个的输出通常通过一些缓冲装置（比如缓冲器Z1至Z7）连接到具有阻抗值的元件；这里，具有阻抗值的元件被示出为电阻器R1至R7。本领域技术人员应认识到，尽管本例子和下面的讨论使用电阻器来表示阻抗值以用于说明的目的，但是也具有阻抗值的其它电路元件（例如，电容器、电感器、耗尽型MOSFET和其它器件）以及不干扰滤波器的工作的具有阻抗的任何器件也可以被用来提供如这里所述的期望阻抗值。

电阻器全部共享一个公共输出点。当输入信号前进通过各延迟元件时，每个电阻器使得它所附接到的相应延迟元件上的信号与电阻器值成反比地贡献于输出信号。由此，如果电阻器小，则所附接的延迟元件上的信号将对输出电压有大贡献，而如果电阻器大，则对输出的贡献将较小。

图6示出了与图5的FIR滤波器类似的FIR滤波器，但具有共享相同的延迟线和缓冲器的第二组电阻器R8至R14。第二组电阻器由此能够与由电阻器R1至R7产生的第一输出同时地提供第二输出，而无需复制所有的电路元件。显然，可以通过添加额外组电阻器来添加更多的输出，使得可以使用公共的延迟线和缓冲器来实现多输出FIR滤波器。

通过适当地选择一组电阻器中的电阻器值，FIR滤波器被设计成提供具有期望频率响应的输出。该电阻器值通常由将期望频率响应取作输入的软件程序计算。由于图6中的两组电阻器R1至R7和R8至R14是独立的，由此可以使用图6的电路来生成对单个输入信号有不同频率响应的两个输出。

也可以使用图6的电路来生成具有相同频率响应的两个输出。这通常被认为是多余的，但是本发明利用了如下事实：可以生成具有相同频率响应但也具有不同时域响应（即，如图1、2和4中的信号相位不同那样相位不同）的两个输出。在如这里所描述那样设计的滤波器中，相位差是恒定的并且独立于输出频率，并由此也独立于输入频率。

众所周知，FIR滤波器的数学基础是傅立叶变换算法，并且由输入信号的连续值与被称为滤波器的冲激响应的一组值的卷积来表征。滤波器的输出是当前输入值与有限数目的先前输入值的加权和。当延迟元件作用于输入S_n时，当前输出是S_n-1，即，一个延迟周期之前的输入。由此，S_n-k是时间T₀加（n-k）^＊t处的滤波器输入，其也是时间T₀加n^＊t处的第k个延迟元件的输出。每个缓冲器/电阻器组合Z1/R1至Z7/R7充当乘法器，并且将它所连接到的分接头输入与被称为分接头权重W_k的滤波器系数相乘，使得连接到第k个分接头输入S_n-k的乘法器产生输出S_n-k ^＊W_k。

将电阻器R1至R7的输出求和以产生滤波器的输出。对于N阶滤波器而言，总输出Y_n由如下公式给出：

Y_n＝W₀ ^＊S_n十W₁ ^＊S_n-1+W₂ ^＊S_n-2+...+W_N ^＊S_n-N

或者

冲激响应的这些值（在系数域中称为系数）由图5和图6中的电阻器来提供；它们近似于期望频域响应的傅立叶变换。

例如，本领域技术人员应理解，如果冲激响应是高斯型，使得冲激响应的系数值C（x）呈如下形式：

则傅立叶变换是正弦波，该正弦波也是高斯型但具有倒标准偏差，该傅里叶变换具有如下形式：

其中，e是欧拉数（2.718281828），ω是频率，α是确定峰值的中心位置以及频率响应的铃形状的宽度的参数。

本领域技术人员还可以看出，系数域和频域中的高斯响应的标准偏差以倒数形式相关，即，参数α在系数域中乘x²但在频域中除ω²。这导致如下观察：随着期望频域结果趋向于零频率处的单个点（零标准偏差的高斯函数，被称为Diracδ函数），系数向单位值的无穷级数（即，全部是1）延伸。

还众所周知傅立叶变换的如下特性：频移对应于系数值与e^iωx的乘积（即，与复正弦项的乘积）。因此，表示单个非零值的系数值在频域中具有形式e^iωx，即，它们是正弦型的并且向无穷大延伸。因此，为了构造完美的滤波器，需要无穷序列的系数值，即，延迟元件和电阻器。

由于任何实际的实施当然不能是无穷延伸的，并且一般必须在时间以及幅度上被量化，所以使用窗函数或渐变函数。在本领域中众所周知，窗函数是具有在某个所选间隔之外的零值的函数。滤波器中所使用的常见类型的窗函数是矩形窗，该窗当信号处于该窗的频率界限内时让该信号通过，并且导致在该窗之外的零值。适当窗函数的使用不仅将系数级数限制为有限数目，而且还能够抑制吉布斯现象的发生、因傅立叶级数在作为该级数的截断的结果的不连续处的行为而发生的振荡。

众所周知的一个特定窗函数是Kaiser窗。Kaiser窗一般被认为是“近乎完美的”窗函数，并且当被施加于正弦波时被认为导致尽可能地接近于冲激响应。在一个实施例中，可以通过α=3来将Kaiser窗参数化。如果Kaiser窗函数由K_α=3(i)表示，则用i做指标的Dirac函数的傅立叶变换系数的合理充分近似由下式给出：

C(i)＝K_α＝3(i)^＊sin(ω^＊δ^＊i)

其中，ω是频域图中的非零角频率，δ是在延迟线中的单位延迟。

该表达式是如下更一般的表达式的一个退化情形：

C(i)＝K_α＝3(i)^＊e^i(ωδi+P)

其中，j是-1的平方根，P是任意相位因子。对于P的任何值，该表达式还是Dirac函数的傅立叶变换。

本领域技术人员或者对数学足够精通的技术人员应理解，根据该窗式近似而近似于δ函数的频域形状对于P的任何值而言是相同的，尽管信号的所得到的相移将是不同的。由此，如果两个滤波器利用使用相同的参数值计算出的系数来实施，则除了P的值以外，它们将具有相同的频率响应但不同的相位。

事实上，如果用于两个这样的滤波器的系数对于一个滤波器使用P=0来计算而对于另一滤波器使用P=π/2来计算，则两个输出信号在相位上相差90度。该相位差仅归因于P的值，而不依赖于ω或δ的值。正是这一事实允许在输出中产生特定的相移。

P是不具有量纲或单位的标量，并且可以是任何值。应理解，P作用于系数等式“以2π为模”，即，只有P除以2π之后的余数才具有任何效果，从而P看起来就像总是在0和2π之间。显然，这是由于如下事实：如果P等于2π，则相移将是一个完整的周期，并且看起来就像完全不存在相移。

应当注意，尽管本例子使用Kaiser窗，但是存在许多可能的窗函数；例如，另一众所周知的窗函数是Blackman窗。本领域技术人员应理解窗函数之间的差异，并且能够为期望应用选择合适的窗函数。

如上所述，用于Dirac函数的傅立叶变换系数的一个近似由下式给出：

C(i)＝K_α＝3(i)^＊sin(ω^＊δ^＊i)

具有相同频率响应但具有相差90度的相位的系数的另一近似由下式给出：

C(i)＝K_α＝3(i)^＊cos(ω^＊δ^＊i)

在一个实施例中，图7示出了表示以此方式计算出的两个系数组的曲线图。第一组一百个系数根据正弦波近似导出，且第二组一百个系数根据余弦公式近似导出。尽管所述系数是离散的数，但是当它们相对于x轴上的0-100被依次绘制时，绘图软件如图所示那样产生用于正弦近似的光滑曲线702以及用于余弦近似的光滑曲线704。能够确认，这两个系数组产生具有相同频率响应的输出，因为它们根据同一正弦型频率形成，但是却具有90度的相位差。

在已计算出用于特定频率响应和不同相移的系数后，通过使用对应于系数的一组电阻器比如图5中的电阻器R1至R7来构造FIR滤波器。在本领域中众所周知，电阻器值是系数值的倒数。还已知，当系数以及因此对应的电阻器值为负时，电阻器通过例如使用给出延迟线上的信号的反相信号的差分缓冲器、由反相电压驱动。

图8示出了使用与图7的系数对应的电阻器（即，电阻器值再一次是系数值的倒数）构造出的两个滤波器的响应。输出信号802根据具有是曲线702中包含的系数值的倒数的值的电阻器得到，且输出信号804根据具有是曲线704中包含的系数值的倒数的值的电阻器得到。如上所述，频率响应相同，但时域响应不同；相反，这两个输出之间存在90度的相移，因为在如上所述的系数的数学算法中P值相差了90度（π/2）。

在上述时钟乘法器的例子中，图8的输出信号可以被馈送到比较器以确定过零点。在本领域中已知，比较器输出的后续门控可以被用来生成时钟输入中的两倍那么多的相等地间隔开的过零点。

在本例子中，存在两个输出；然而，通过使用适当数目的P值，可以使用所描述的技术来生成任意数目N的不同相位。这是通过根据如下等式对于每个单独的输出计算一组系数C_j来完成的：

C_j(i)＝W(i)^＊sin(ω^＊δ＊i+P_j)

其中，W是所选择的窗函数，ω是滤波器的期望中心频率，δ是单位延迟，i是到系数中的指标，j从0到N-1。

此外，尽管在本例子中相位差是90度，但是可以通过适当地选择P值来获得任何期望相位差。在时钟乘法器的情形中，通过选择在0和2π（即，0至360度）之间均匀间隔开的P值的期望数目，可以将时钟信号与期望数相乘。尽管将时钟信号与被360度整除的数相乘可能看起来最简单，但这不是必需的；使用所描述的技术，可以容易地将时钟信号与任何数相乘，即使该数不是360的因数，例如11或17。

在实践中，用于FIR滤波器的系数不必须根据如上所述的原始数学原理来计算，而可以是使用了某种类型的近似算法的迭代方法的结果。一种这样的众所周知算法是Parks-McClellan算法，常常被认为是FIR滤波器设计的标准方法。这样的近似算法众所周知并且可以用在商业上可获得的计算机代码和软件（比如来自Math Works^TM的）来获得。

这样的迭代方法仅产生单个FIR滤波器，而不是具有期望的固定相位关系的一组滤波器。此外，诸如的软件不允许相位因子P的输入。由此，为了获得不同相位的期望的多个输出，需要将迭代方法的单个滤波器输出转换成具有相同频率响应和不同相位输出的多个滤波器。

实现这一点的一种方式依靠傅立叶变换的特性，即，频域中的频移对应于系数域中与正弦波的乘积。已观察到，用于执行该频移的正弦波的实际相位对频域结果没有影响，但是它影响时域结果。

作为一个例子，图9示出了根据用于工作在100MHz且传递高达4MHz的信号的低通滤波器的迭代方法、根据那些系数得到的频率响应904、以及再一次是平滑一组离散系数的结果的曲线902。可以通过将系数值乘以正弦函数来将该滤波器转换成带通滤波器。由于滤波器工作在100MHz，它由此在每个系数中具有10ns的延迟。

假设将图9的系数与20MHz的正弦波相乘。这种正弦波被表示为sin（2π＊20MHz＊10ns＊i），或者简单地表示为sin（1.2566＊i）。将系数C（i）与它相乘得到：

C'(i)=C(i)＊sin(1.2566＊i)

以及包含所得到的系数的曲线1002和根据图10中所示的这些系数的响应1004。（如图10中所示，系数还乘以以补偿幅度偏移并且在图9和图10上保持拒绝水平相同，但这不是严格必需的。）在图10中将看出，如所预期的，在系数域中乘以正弦波如上所述那样导致了频域中的作为响应的20MHz偏移。

将会预期，将系数乘以余弦在频域中与乘以正弦具有相同的效果。然而，在时域中，经正弦和余弦偏移的滤波器之间存在相位差。图11示出了经正弦和余弦偏移的滤波器的输出，即，原始的或未经滤波的输出信号1102（正弦滤波器）和1104（余弦滤波器）以及经滤波或平滑的输出信号1106（正弦滤波器）和1108（余弦滤波器）。相位差是明确的。由此，甚至当非分析地生成系数时，也可通过采用频移来产生具有带有可预测的相移的共同频率响应的多个输出。

从这可以看出，通过使用根据如下等式导出的系数，可以构造共享延迟线并且具有带有相同频率响应和不同相位的输出的多个FIR滤波器：

C_j′(i)＝C(i)＊sin(ω＊δ＊i+P_j)

其中，C（i）根据迭代方法的系数组，并且其它值如上面所述。

如上面的例子所示，可以对于低通滤波器确定初始系数，并且频移等于带通滤波器的期望中心频率。然而，这不是必需的，而可以首先对于带通滤波器确定系数，然后所述带通滤波器从其中心频率频移到相移FIR滤波器的期望中心频率。

返回到具有66MHz主时钟的计算机处理器的例子，应当注意，由于半导体制造的无常性，特定处理器芯片上的时钟信号可能通常从标称值加或减高达20%或更多而变化，使得周期之间的预期的16ns间隔在给定的实例中可能接近于10或20ns。因此，期望允许从例如40MHz到100MHz运行的时钟。

在这种情形中，可以这样设计适当的滤波器：对于30MHz低通滤波器、根据或某种其它迭代方法获得一组系数、然后将所述系数与66MHz（期望中心频率）的正弦波相乘以获得允许36MHz和96MHz之间的信号的带通滤波器。再一次地，固定相位差的多个输出可以通过将所述系数与具有不同P值的正弦波相乘来获得，由此确保期望时钟乘法器，而无论原始时钟信号的实际频率如何，只要它在带通滤波器的限度内。

还存在生成将产生相同频率响应但在特定情况下具有不同相位的两个系数组的另一种方式。此方法还在构建实际的实施中具有一些优点，因为所涉及的两个滤波器的系数将具有一定相似性。

在上面描述的系数的数学推导的例子中，存在由下式描述的两组系数：

C₀(i)＝W(i)＊sin(ω＊δ＊i+P₀)

和C₁(i)＝W(i)＊sin(ω＊δ＊iP₁)

其中，P₀和P₁相差π/2。（这是一个广义等式；在上面的例子中，更具体地，P₀=0并且P₁=π/2）

如果额外地约束滤波器的长度以使得系数正弦波在四分之一波边界上结束（即，该长度只包含某个整数M又四分之一周期），则系数组将如图12中所示的那样呈现。一个系数正弦波1202开始于周期的起点，即，开始于上升的过零点，并在四分之一周期之后结束。另一系数波1204提前四分之一周期开始于上一个四分之一周期，并结束于周期的终点（即，结束于下降的过零点）。将一个波整体颠倒得到另一个波。

由此，一个系数组与另一组相同，除了关于Y轴反射，即，所述值是相同的，但一组以一个顺序取系数值而另一组以颠倒的顺序取相同的值。当窗函数被施加时，所得到的系数值在一个例子中可以如图13中所看到的那样。由于窗函数也关于Y轴对称，所以值的相似性被保留。

这种“反射”方法局限于制作相位相差π/2或90度的仅两个滤波器，但它允许电路的简单构造，因为构造两个相同组的部件比任意组部件更容易。构成这两个FIR滤波器的两个相同组的元件，通常为多组电阻器，在一个实例中以一个顺序连接到延迟线，在第二实例中以颠倒的顺序连接到延迟线。由此，例如，利用该方法，在图6中电阻器R1至R7将具有与一组系数对应的值，而电阻器R8值R14将以颠倒的顺序具有相同的值，使得R1的值与R14的值相同，R2的值与R13的值相同，等等。

图14是如合理所述的FIR滤波器的设计方法的一个实施例的流程图。首先，在步骤1401中选择期望频率响应。

接着，在步骤1402中，确定多组傅立叶系数，每组傅立叶系数用于一个期望输出，每组系数导致与其它组相同的频率响应，但每组系数导致输出信号的不同的期望相位。如上所述，可以选择任意数目的输出。

在步骤1403中，确定多组电阻器值，每组电阻器值对应于所述多组傅立叶系数中的一组，并且一组中的每个电阻器值是对应系数组中的不同系数的倒数。

在步骤1404中，将每组电阻器附接到延迟线，并且在步骤1405中对于每组电阻器产生单独的输出连接，使得可以单独地访问不同相位的每个输出。

如上所述，在步骤1402中可以多种方式确定所述多组傅立叶系数。在一个实施例中，通过在每个组的计算中包括不同的相位常数来对所述多组系数分别进行数学计算。在另一个实施例中，通过迭代方法确定一组系数，然后将该组系数与不同相位的一个或多个正弦波相乘以获得其它组系数。迭代方法可以由软件（比如，在一个例子中为）执行。在又一实施例中，约束滤波器的长度以使得系数正弦波在四分之一波边界上结束，确定第一组系数，并且通过将第一组系数的顺序颠倒来导出第二组系数。

上面参考若干实施例，已经对本发明所公开的系统和方法进行说明。根据本公开，其它实施例对于本领域技术人员而言是显而易见的。所描述方法和装置的某些方面，可以使用不属于上述实施例所描述的配置或步骤的那些配置或步骤来容易地实施，或者可以结合或附加地使用上述元件之外的其它元件。

例如，如上所讨论的，提供期望阻抗值的元件无需是电阻器，而是可以是例如电容器、电感器或者作为导通器件连接的FET、耗尽型MOSFET或者具有被选择以提供期望阻抗值的元件的值（比如电容、电感等）的其它器件。本领域技术人员还应当理解，尽管上面的描述涉及共享单个延时线的多组电阻器，但这不是严格必需的，而是可在需要时代之以使用两个或更多个类似的延迟。

此外，尽管已描述了共享单组缓冲器的多组电阻器，但是可以可替选地存在多于一组的缓冲器。例如，参照图6，可以可替选地存在从延迟线连接到电阻器R1至R7的一组缓冲器以及从延迟线连接到电阻器R8至R14的另一组缓冲器。在具有多于两组的电阻器的其它实施例中，可以存在多于一组的缓冲器，但是所述多组缓冲器中的一组或多组共享多组电阻器。

此外，尽管这里示出了提供期望电阻器值的各个电阻器，但这不是必需的。在一些情形中，期望电阻器值可以容易地从单个电阻器获得，而在其它情形中，可以更容易地和/或更成本有效地从多个电阻器的某个串联和/或并联组合获得期望电阻器值。在与本文同日提交的标题为“System and Method for Series and Parallel Combinations ofElectrical Elements”的美国共有专利申请代理案卷第PA1109US号中描述了一种根据多个重复的相同元件构造电阻器值和其它部件的、可以与本发明相结合使用的方法，其全部内容合并入于此。

在其它实施例中，与延迟线附接于不同点处的电阻器可以通过中间节点耦合到输出端，而不是直接连接到输出端，再一次可以用于通过共享更容易地或更成本有效地获得期望阻抗值。本领域的技术人员很好地理解如何在这些情况下根据串联和并联连接的各个电阻器来计算有效电阻值。

另外，尽管这里的描述涉及具有相同频率响应和不同相位的多组电阻器，但是同样可以具有共享单个延迟线的两个（或更多个）多组电阻器（以及相关联的缓冲器），每个多组电阻器具有不同于另一多组电阻器的共同频率响应，但是多组电阻器中的每组电阻器的输出与该多组电阻器中的其它组电阻器在相位上不同。

本领域技术人员还应理解，上面的描述不精确指定什么形式的数据沿着延迟线前进。在使用所描述的方法和设备作为时钟乘法器时，数据可以方便地是仅具有两个值的数字信号，因为在这种情形中延迟元件可以通过简单地使用各自具有有限延迟的一系列反相器来简化。

然而，在其它情形中，数据可以是模拟信号。模拟信号于是连接到如这里所述那样构造的不同组电阻器或其它阻抗器件，并且所得到的输出信号是仍然维持精确相位差的一组经滤波的模拟信号。输出由此表示经滤波的输入信号的一系列经时间延迟的版本，并且电路是模拟延迟发生器，尽管延迟线处理数字信号。

此外，输入可以是被表示为数字数据的脉冲宽度调制（PWM）或积分三角（SD）流的模拟数据，并由此具有存在于数字数据流中的连续模拟信号的频率分量。这些情形中，尽管延迟线仅提供数字输出，但是滤波器可以被设计成选择存在于数据流中的模拟信号并且得到该模拟信号的各种经相移的版本。音频领域的技术人员应理解，这是D类音频如何使用PWM来将连续音频信号压印到数字数据流上的做法。

最后，在本领域中存在数字信号处理软件“引擎”，其是完全虚拟的，即，其中无物理滤波器被设计或构建而是在计算机处理器上被模拟。这种软件通常作用于表示连续时间点处的输入信号的一组数据元素；该组数据元素由此隐含地包括FIR滤波器中的特定延迟线中的延迟元件的延迟时间。FIR滤波器的频率响应由用户例如通过输入装置来选择。

这种软件引擎可以用于实施这里所描述的方法。在一个实施例中，两组或更多组权重被选择并施加于该组数据元素。每组权重被选择为使得经加权的数据元素之和是所选择的频率响应的信号；然而，使用一组权重的经加权的数据元素之和与使用另一组权重的经加权的数据元素之和具有不同的相位。本领域技术人员应理解，每组权重由此等价于在实际FIR滤波器中用于获得所选输出信号的阻抗值，使得对数据元素进行加权等价于实际FIR滤波器中的对经延迟的输入信号的加权。

由此，通过对经加权的数据元素求和而产生的输出与从利用该组数据元素的隐含延迟时间和等价于所选权重的阻抗值构造出的实际滤波器获得的那些输出相同。这种软件被构想为本文所描述的方法的可能实施例，并且被认为是在本公开的范围之内。

本发明所描述的方法和装置还可以用于其它用途。例如，以1GHz对信号进行抽样要求每1ns进行一次抽样，但是由于上述讨论的原因使得现有技术的方法难以制定1GHz的时钟。使用本文所述的技术，时钟乘法器可以从10MHz的时钟开始，这相对更容易制造，从而无需使用（例如）PLL就能够有效地获得1GHz的时钟。本领域技术人员将明了本发明所描述的方法和装置的其它应用。

还应当理解，可以通过多种方式将所描述的方法和装置实施为（包括）过程、装置或者系统。本文描述的方法可以通过用于指示处理器执行该方法的程序指令来实施，并且该指令记录在计算机可读存储介质中，诸如，硬盘驱动器、软盘、光盘（比如压缩盘（CD）或数字多功能盘（DVD））、闪存等。如果需要，该方法也可结合到硬连线逻辑中。应该指出，可以改变本文所述的方法的步骤顺序，但依然在本发明的范围之内。

基于实施例的这样和那样的变型将涵盖在本发明中，其仅由所附权利要求书限制。

Claims (13)

1.一种设计具有包含多个延迟元件的延迟线的有限冲激响应滤波器的方法，包括：

在处理器处接收所选择的用于所述滤波器的频率响应；

由所述处理器计算用于单个类型的第一多个阻抗元件中的每个阻抗元件的阻抗值，来自所述第一多个阻抗元件的每个阻抗元件待在与所述第一多个阻抗元件中的每个其它阻抗元件不同的延迟元件之后耦合到所述延迟线以便接收经延迟的输入信号并且提供由所述阻抗元件的阻抗值加权了的输出，所述第一多个阻抗元件的阻抗值被计算为使得所述第一多个阻抗元件的输出之和是具有所选择的所述频率响应的第一输出信号；

由所述处理器计算用于单个类型的第二多个阻抗元件中的每个阻抗元件的阻抗值，来自所述第二多个阻抗元件的每个阻抗元件待在与所述第二多个阻抗元件中的每个其它阻抗元件不同的延迟元件之后耦合到所述延迟线以便接收经延迟的输入信号并且提供由所述阻抗元件的阻抗值加权了的输出，所述第二多个阻抗元件的阻抗值被计算为使得所述第二多个阻抗元件的输出之和是具有所选择的所述频率响应、但与所述第一输出信号具有不同相位的第二输出信号；并且

将所述第一多个阻抗元件的输出相连接以提供所述第一输出信号，并且将所述第二多个阻抗元件的输出相连接以提供所述第二输出信号。

2.根据权利要求1所述的方法，其中，由所述处理器计算用于单个类型的第一多个阻抗元件中的每个阻抗元件的阻抗值进一步包括：

计算与所选择的所述频率响应对应的第一组傅立叶系数；

计算是所述第一组傅立叶系数的倒数的一组阻抗值。

3.根据权利要求2所述的方法，其中，由所述处理器计算第一组傅立叶系数进一步包括：由所述处理器数学计算所述第一组傅立叶系数。

4.根据权利要求2所述的方法，其中，由所述处理器计算第一组傅立叶系数进一步包括：通过迭代方法计算所述第一组傅立叶系数。

5.根据权利要求4所述的方法，其中，由所述处理器通过迭代方法计算所述第一组傅立叶系数进一步包括：通过Parks-McClellan方法计算所述第一组傅立叶系数。

6.根据权利要求2所述的方法，其中，由所述处理器计算用于单个类型的第二多个阻抗元件中的每个阻抗元件的阻抗值进一步包括：

通过将所述第一组傅立叶系数与正弦波相乘来计算第二组傅立叶系数；并且

计算是所述第二组傅立叶系数的倒数的一组阻抗值。

7.根据权利要求2所述的方法，其中，由所述处理器计算用于单个类型的第二多个阻抗元件中的每个阻抗元件的阻抗值进一步包括：

通过将所述第一组傅立叶系数颠倒来计算第二组傅立叶系数；并且

计算是所述第二组傅立叶系数的倒数的一组阻抗值。

8.根据权利要求2所述的方法，其中，由所述处理器计算用于单个类型的第二多个阻抗元件中的每个阻抗元件的阻抗值进一步包括：

通过将所述第一组傅立叶系数与窗函数相乘来计算第二组傅立叶系数。

9.根据权利要求8所述的方法，其中，所述窗函数是Kaiser窗函数。

10.根据权利要求9所述的方法，其中，所述Kaiser窗函数被参数化为α＝3。

11.一种有限冲激响应滤波器，包括：

输入端，所述输入端被配置成接收输入信号；

延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播和延迟所述输入信号；

第一多个缓冲器，所述第一多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；

具有阻抗值的单个类型的第一多个阻抗元件，所述第一多个阻抗元件中的每个阻抗元件连接到所述第一多个缓冲器中的与所述第一多个阻抗元件中的每个其它阻抗元件不同的一个缓冲器以便接收经延迟的输入信号并且提供由所述阻抗元件的阻抗值加权了的输出，所述第一多个阻抗元件的阻抗值被选择为使得所述第一多个阻抗元件的输出之和产生所选择的对所述输入信号的频率响应；

第一输出端，所述第一输出端连接到所述第一多个阻抗元件以产生具有所选择的所述频率响应的第一输出信号；

第二多个缓冲器，所述第二多个缓冲器中的每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；

具有阻抗值的单个类型的第二多个阻抗元件，所述第二多个阻抗元件中的每个阻抗元件连接到所述第二多个缓冲器中的与所述第二多个阻抗元件中的每个其它阻抗元件不同的一个缓冲器以便接收经延迟的输入信号并且提供由所述阻抗元件的阻抗值加权了的输出，所述第二多个阻抗元件的阻抗值被选择为使得所述第二多个阻抗元件的输出之和产生与所述第一多个阻抗元件一样具有所选择的频率、但处于不同相位的对所述输入信号的响应；以及

第二输出端，所述第二输出端连接到所述第二多个阻抗元件以产生具有所选择的所述频率响应且与所述第一输出信号处于不同的相位的第二输出信号。

12.一种有限冲激响应滤波器，包括：

输入端，所述输入端被配置成接收输入信号；

延迟线，所述延迟线包括串联的多个延迟元件并且连接到所述输入端以便传播和延迟所述输入信号；

多个缓冲器，每个缓冲器在所述输入信号经过了所述多个延迟元件中的单独一个延迟元件之后接收经延迟的所述输入信号；

具有阻抗值的单个类型的第一多个阻抗元件，所述第一多个阻抗元件中的每个阻抗元件连接到所述多个缓冲器中的与所述第一多个阻抗元件中的每个其它阻抗元件不同的一个缓冲器以便接收经延迟的输入信号并且提供由所述阻抗元件的阻抗值加权了的输出，所述第一多个阻抗元件的阻抗值被选择为使得所述第一多个阻抗元件的输出之和产生所选择的对所述输入信号的频率响应；

第一输出端，所述第一输出端连接到所述第一多个阻抗元件以产生具有所述频率响应的第一输出信号；

具有阻抗值的单个类型的第二多个阻抗元件，所述第二多个阻抗元件中的每个阻抗元件连接到所述多个缓冲器中的与所述第二多个阻抗元件中的每个其它阻抗元件不同的一个缓冲器以便接收经延迟的输入信号并且提供由所述阻抗元件的阻抗值加权了的输出，所述第二多个阻抗元件的阻抗值被选择为使得所述第二多个阻抗元件的输出之和产生与所述第一多个元件具有相同频率、但处于不同相位的对所述输入信号的响应；以及

第二输出端，所述第二输出端连接到所述第二多个阻抗元件以产生具有所选择的所述频率响应且与所述第一输出信号处于不同的相位的第二输出信号。

13.一种用于模拟有限冲激响应滤波器对表示连续时间点处的输入信号的一组数据元素的响应的计算装置，包括：

输入端，所述输入端用于选择所述有限冲激响应滤波器的频率响应；

处理器，所述处理器被配置成：

计算第一组权重以施加于所述组数据元素以生成一组第一加权数据元素，使得所述第一加权数据元素之和表示具有所选择的对所述输入信号的所述频率响应的第一输出信号；

计算第二组权重以施加于所述组数据元素以生成一组第二加权数据元素，使得所述第二加权数据元素之和表示具有所选择的对所述输入信号的所述频率响应、但与具有所选择的所述频率响应的所述第一输出信号处于不同相位的第二输出信号；

第一输出端，所述第一输出端用于提供所述组第一加权数据元素之和作为具有所选择的所述频率响应的所述第一输出信号；以及

第二输出端，所述第二输出端用于提供所述组第二加权数据元素之和作为具有所选择的所述频率响应的所述第二输出信号。