CN103715261B - 半导体合金鳍片场效应晶体管及其形成方法 - Google Patents

半导体合金鳍片场效应晶体管及其形成方法 Download PDF

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Abstract

通过凹陷包括第一半导体材料的半导体材料层以形成沟槽，并且在沟槽内外延沉积第一半导体材料和第二半导体材料的半导体合金材料可以形成半导体合金鳍片结构。半导体合金材料与半导体材料层中的第一半导体材料外延对齐。包括第一半导体材料的第一半导体鳍片和包括半导体合金材料的第二半导体鳍片可以同时形成。在一个实施例中，第一半导体鳍片和第二半导体鳍片可以形成在绝缘层上，防止第二半导体材料向第一半导体鳍片扩散。在另一个实施例中，采用浅沟槽隔离结构和反向偏置阱可以在相邻的半导体鳍片之间提供电隔离。

Description

半导体合金鳍片场效应晶体管及其形成方法
技术领域
本发明公开涉及一种半导体结构，更具体地涉及一种包括半导体鳍片的半导体结构，该半导体鳍片包含两种半导体材料的合金，以及制造该半导体结构的方法。
背景技术
包括至少两种半导体材料的半导体合金材料能够提供场效应晶体管的性能优势。例如，硅锗合金沟道相比p-型场效应晶体管的硅沟道能够提供增强的导通电流。然而，在半导体基板上形成半导体合金材料容易产生半导体材料向相邻半导体材料区域中的横向扩散，而相邻的半导体材料区域需要单一半导体材料，这是不希望发生的。
发明内容
通过凹陷包括第一半导体材料的半导体材料层以形成沟槽，并且在沟槽内外延沉积第一半导体材料和第二半导体材料的半导体合金材料可以形成半导体合金鳍片结构。半导体合金材料与半导体材料层中的第一半导体材料外延对齐。包括第一半导体材料的第一半导体鳍片和包括半导体合金材料的第二半导体鳍片可以同时形成。在一个实施例中，第一半导体鳍片和第二半导体鳍片可以形成在绝缘层上，以防止第二半导体材料向第一半导体鳍片扩散。在另一个实施例中，可以采用浅沟槽隔离结构和反向偏置阱以在相邻的半导体鳍片之间提供电隔离。
根据本发明的一个方面，提供了形成半导体结构的方法。在包括第一半导体材料并且位于半导体基板中的单晶半导体材料层中形成沟槽。第一半导体材料和与第一半导体材料不同的第二半导体材料的单晶半导体合金在沟槽内外延沉积。图案化该单晶半导体材料层和单晶半导体合金，以分别形成包括第一半导体材料的第一半导体鳍片以及包括该单晶半导体合金的第二半导体鳍片。
根据本发明公开的另一个方面，提供了一种包括半导体基板的半导体结构，其中在该半导体基板的上部嵌入了第一单晶嵌入式掺杂阱和第二单晶嵌入式掺杂阱。第一半导体鳍片与第一单晶嵌入式掺杂阱外延对齐，并且包括第一单晶半导体材料。第二半导体鳍片与第二单晶嵌入式掺杂阱外延对齐，并且包括第一半导体材料和与第一半导体材料不同的第二半导体材料的单晶半导体合金，并位于绝缘层的顶表面上方。
根据本发明公开的又一个方面，提供了另一种半导体结构，包括从底部到顶部包含操作基板和绝缘层的堆叠的基板。第一半导体鳍片包括第一单晶半导体材料并且位于绝缘层的顶表面上。第二半导体鳍片包括第一半导体材料和与第一半导体材料不同的第二半导体材料的单晶半导体合金，并且位于绝缘层的顶表面上方。第一单晶半导体材料和单晶半导体合金材料具有相同取向设置的晶体学取向。
附图说明
图1A是根据本发明第一实施例的第一示例性半导体结构在形成硬掩模层并且涂覆了光致抗蚀剂层并图案化之后的俯视图。
图1B是第一示例性半导体结构沿图1A的垂直平面B-B'的纵剖视图。
图2A是根据本发明第一实施例的第一示例性半导体结构在形成沟槽后的俯视图。
图2B是第一示例性半导体结构沿图2A的垂直平面B-B'的纵剖视图。
图3A是根据本发明第一实施例的第一示例性半导体结构在外延沉积单晶半导体合金区域后的俯视图。
图3B是第一示例性半导体结构沿图3A的垂直平面B-B'的纵剖视图。
图4A是根据本发明第一实施例的第一示例性半导体结构在去除硬掩模层后的俯视图。
图4B是第一示例性半导体结构沿图4A的垂直平面B-B'的纵剖视图。
图5A是根据本发明第一实施例的第一示例性半导体结构在形成鳍片盖电介质部分后的俯视图。
图5B是第一示例性半导体结构沿图5A的垂直平面B-B'的纵剖视图。
图6A是根据本发明第一实施例的第一示例性半导体结构在图案化第一半导体鳍片和第二半导体鳍片之后的俯视图。
图6B是第一示例性半导体结构沿图6A的垂直平面B-B'的纵剖视图。
图7A是根据本发明第一实施例的第一示例性半导体结构在对第二半导体鳍片进行可选的均质化之后的俯视图。
图7B是第一示例性半导体结构沿图7A的垂直平面B-B'的纵剖视图。
图8A是根据本发明第一实施例的第一示例性半导体结构在形成栅电极和源极区域、漏极区域之后的俯视图。
图8B是第一示例性半导体结构沿图8A的垂直平面B-B'的纵剖视图。
图9A是根据本发明第二实施例的第二示例性半导体结构在形成单晶嵌入式掺杂阱之后的俯视图。
图9B是第二示例性半导体结构沿图9A的垂直平面B-B'的纵剖视图。
图10A是根据本发明第二实施例的第二示例性半导体结构在形成硬掩模层并且涂覆了光致抗蚀剂层并图案化之后的俯视图。
图10B是第二示例性半导体结构沿图10A的垂直平面B-B'的纵剖视图。
图11A是根据本发明第二实施例的第二示例性半导体结构在外延沉积单晶半导体合金区域后的俯视图。
图11B是第二示例性半导体结构沿图11A的垂直平面B-B'的纵剖视图。
图12A是根据本发明第二实施例的第二示例性半导体结构在图案化第一半导体鳍片和第二半导体鳍片之后的俯视图。
图12B是第二示例性半导体结构沿图12A的垂直平面B-B'的纵剖视图。
图13A是根据本发明第二实施例的第二示例性半导体结构在形成浅沟槽隔离结构之后的俯视图。
图13B是第二示例性半导体结构沿图13A的垂直平面B-B'的纵剖视图。
图14A是根据本发明第二实施例的示例性半导体结构在第二半导体鳍片中的可选材料扩散后的俯视图。
图14B是第二示例性半导体结构沿图14A的垂直平面B-B'的纵剖视图。
图15A是根据本发明第二实施例的第二示例性半导体结构在形成栅电极和源极区域、漏极区域之后的俯视图。
图15B是第二示例性半导体结构沿图15A的垂直平面B-B'的纵剖视图。
具体实施方式
如上文所述，本发明公开涉及一种半导体结构，其包括包含两种半导体材料的合金的半导体鳍片，以及制造该半导体结构的方法。现在结合附图详细描述本发明公开的各个方面。注意，在不同的实施例中同样的附图标记指代同样的元件。附图没有按比例绘制。
参照图1A和1B，根据本发明公开的第一实施例的第一示例性半导体结构可以通过提供绝缘体上半导体(SOI)基板形成。SOI基板可以包括从底部到顶部的操作基板10、埋设的绝缘层20以及顶部半导体层30L的垂直堆叠。
操作基板10可以包括半导体材料、导电材料和/或电介质材料。操作基板10为埋设的绝缘层20和顶部半导体层30L提供机械支撑。操作基板10的厚度可以从30微米到2毫米，尽管也可以使用更小和更大的厚度。
埋设的绝缘层20包括诸如氧化硅、氮化硅、氮氧化硅或它们的组合的电介质材料。埋设的绝缘层20的厚度可以是从50纳米至5微米，虽然也可以使用更小和更大的厚度。
顶部半导体层30L是包括第一半导体材料的单晶半导体材料层。第一半导体材料可以是元素半导体材料或化合物半导体材料。例如，第一半导体材料可以是硅、锗、硅-锗合金、或硅-碳合金。第一半导体材料可能或可能不掺杂有p型掺杂剂和/或n型掺杂剂。顶部半导体层30L整体可以是单晶。在一个实施例中，第一半导体材料可以是元素单晶半导体材料。在一个实施例中，第一半导体材料可以是单晶硅。顶部半导体层30L的厚度可以为10nm至500nm，尽管也可以使用更小和更大的厚度。
硬掩模层40可以形成在顶部半导体层30L上方。硬掩模层40包括诸如氧化硅、氮化硅、氮氧化硅或其组合的电介质材料。硬掩模层40可以通过例如化学气相沉积(CVD)沉积。硬掩模层40可以沉积为在顶部半导体层30L的顶表面上具有均匀厚度的覆盖(无图案)层。硬掩模层40的厚度可以从3纳米至100纳米，也可以使用更小和更大的厚度。
光致抗蚀剂层47涂覆在顶部半导体层30L上方，随后通过光刻方法图案化。具体而言，通过光刻曝光和显影在光致抗蚀剂层47中在顶部半导体层30L区域的上方形成开口。
参照图2A和2B，采用光致抗蚀剂层47作为蚀刻掩模进行蚀刻，将光致抗蚀剂层47的图案转移到顶部半导体层30L的上部。该蚀刻可以是诸如反应性离子蚀刻的各向异性蚀刻，或是诸如湿法蚀刻的各向同性蚀刻。
顶部半导体层30L中位于光致抗蚀剂层47中的开口下方的部分在刻蚀期间凹陷。沟槽31形成在顶部半导体层30L的上部。沟槽31的深度定义为顶部半导体层30L的最顶层表面和沟槽31的底表面之间的垂直距离，该深度小于顶部半导体层30L在沟槽31外侧区域处的厚度。因此，沟槽31的底表面位于处在顶部半导体层30L和埋设的绝缘层20之间的界面上方的水平面内，并与该界面垂直间隔开。沟槽31的深度与顶部半导体层30L在沟槽31外侧区域处的厚度之比可以是从0.01到0.99，通常是从0.1到0.9。随后通过例如灰化从顶部半导体层30L上选择性地去除光致抗蚀剂层47。
参照图3A和图3B，通过选择性外延将第一半导体材料和第二半导体材料的合金沉积在沟槽31中。第二半导体材料是与第一半导体材料不同的半导体材料。在本文中，如果第二半导体材料包括与第一半导体材料不同的元素半导体材料或不同的化合物半导体，则第二半导体材料与第一半导体材料不同。在一个实施例中，第一半导体材料可以是硅，第二半导体材料可以是锗或碳。
可以通过选择性外延沉积第一半导体材料和第二半导体材料的合金，其中第二外延材料在沟槽31内的第一半导体材料的物理暴露的半导体表面上成核并生长，而不在诸如硬掩模层40表面的任何电介质表面上成核。例如，通过同时流动反应气体和蚀刻气体或交替地流动反应气体和蚀刻气体可以执行选择性外延。可以从例如SiH4、SiH2Cl2、SiHCl3、SiCl4、Si2H6、GeH4、Ge2H6、CH4、C2H2、C2H4、C2H6中的至少两种气体的组合中或者从本领域已知的其他用于硅、锗、碳或化合物半导体材料的源气体中选择反应气体。例如，蚀刻气体可以是HCL。可选地采用诸如H2、He、Ar、N2或其组合的载体气体。
外延对准顶部半导体层30L的单晶半导体结构沉积第一半导体材料和第二半导体材料的合金，并形成单晶半导体合金区域50R。在一个实施例中，所述第一半导体材料和第二半导体材料的合金可沉积为完全填充沟槽31，并从硬掩模层40顶表面的水平面上方突出。随后，可以通过例如化学机械平坦化去除第一半导体材料和第二半导体材料的合金在硬掩模层40顶表面的水平面上方的部分。可选地，可以通过湿式蚀刻或干法蚀刻凹陷第一半导体材料和第二半导体材料的合金，使其位于硬掩模层40顶表面的水平面下方，使得单晶半导体合金区域50R的凹陷顶表面位于硬掩模层40顶表面的水平面下方。
在一个实施例中，单晶半导体合金区域50R的顶表面可以与顶部半导体层30L的最上表面基本上共面、抬升得高于最上表面或者凹陷得低于最上表面。顶部半导体层30L的第一半导体材料与单晶半导体合金区域50R之间的水平界面形成在埋设的绝缘层20与顶部半导体层30L之间界面的上方。单晶半导体合金区域50R可以包括至少两种半导体材料的单晶半导体合金。
在一个实施例中，单晶半导体合金区域50R中的第一半导体材料和单晶半导体合金材料可以是具有同一晶体学结构的单晶半导体材料。在这种情况下，顶部半导体层30L的第一单晶半导体材料和单晶半导体合金区域50R的单晶半导体合金材料可以具有相同取向设置的晶体学取向。换句话说，每个具有相同密勒指数的相应晶体学取向在可以顶部半导体层30L和单晶半导体合金区域50R中在空间上沿着相同的取向。
参照图4A和4B，通过例如湿法蚀刻去除硬掩模层40。在一个实施例中，可以采用对顶部半导体层30L和单晶半导体合金区域50R的半导体材料具有选择性的蚀刻化学物质来去除硬掩模层40。可选地，可以进行诸如化学机械平坦化的平坦化工艺，以使顶部半导体层30L的最顶层表面与单晶半导体合金区域50R的顶表面彼此共面。
参照图5A和图5B，多个鳍片盖电介质部分60形成在顶部半导体层30L和单晶半导体合金区域50R上方。可以例如通过在顶部半导体层30L和单晶半导体合金区域50R的顶部形成电介质材料层，并随后利用光刻法对电介质材料层形成图案，来形成多个鳍片盖电介质部分60。例如，光致抗蚀剂层(未示出)可以涂覆在电介质材料层上并进行光刻图案化，光致抗蚀剂层中的图案可以通过图案转印蚀刻转印到电介质材料层中，以形成多个鳍片盖电介质部分60。可以通过例如灰化去除光致抗蚀剂层。
电介质材料层包括诸如氧化硅、氮化硅、氮氧化硅、电介质金属氧化物或电介质金属氮氧化物的电介质材料。可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)或通过旋涂沉积电介质材料层。电介质材料层的厚度可以是例如从10nm至200nm，尽管也可以使用更小和更大的厚度。
在一个实施例中，多个鳍片盖电介质部分60中的图案可以包括多个线结构，这些线结构具有相同的宽度，并且沿着本文中称为多个鳍片盖电介质部分60的长度方向的方向延伸。在一个实施例中，该相同的宽度可以是能够打印为平行线的最小光刻尺寸。例如，该相同的宽度可以是80纳米或更小。在一个实施例中，所述多个鳍片盖电介质部分60可以是沿水平方向具有周期性的一维阵列，该水平方向垂直于所述多个鳍片盖电介质部分60的长度方向。
参照图6A和图6B，所述多个鳍片盖电介质部分60中的图案通过蚀刻被转印到顶部半导体层30L和单晶半导体合金区域50R中，该蚀刻可以是诸如反应离子蚀刻的各向异性蚀刻。该蚀刻采用多个鳍片盖电介质部分60作为蚀刻掩模，去除顶部半导体层30L和单晶半导体合金区域50R的半导体材料。该蚀刻可以持续进行，直到物理暴露埋设的绝缘体层20的顶表面。
包括顶部半导体层30L的剩余部分和多个鳍片盖电介质部分60的第一子集的第一垂直堆叠形成在不包括单晶半导体合金材料的区域中(即，单晶半导体合金区域50R的未出现在图5A和5B的处理步骤中的区域中)，包括单晶半导体合金区域50R和顶部半导体层30L的剩余部分以及多个鳍片盖电介质部分60的第二子集的第二垂直堆叠形成在包括单晶半导体合金材料的区域中(即，单晶半导体合金区域50R的出现在图5A和5B的处理步骤中的区域中)。每个第一垂直堆叠包括第一半导体鳍片30和鳍片盖电介质部分60。每个第二垂直堆叠包括第二半导体鳍片和鳍片盖电介质部分60。每个第二半导体鳍片包括含有第一半导体材料的第一半导体材料部分32和含有第二半导体材料的半导体合金部分50的垂直堆叠。每个第一半导体材料部分32是第一半导体材料的单晶部分。每个半导体合金部分50是与下方的第一半导体材料的单晶部分(即，下方的第一半导体材料部分32)外延对齐的单晶半导体合金材料部分。
通过蚀刻作为单晶半导体材料层的顶部半导体层30L的部分以及包括单晶半导体合金的单晶半导体合金区域50R，物理暴露埋设的绝缘层20的顶表面。每个第一半导体鳍片30均是整体的单晶，每个第二半导体鳍片(32，50)均是整体的单晶。在一个实施例中，每个第一半导体材料部分32可以包括单一的半导体材料(诸如硅)，并且每个半导体合金部分50可以包括诸如硅锗合金或硅碳合金的至少两种半导体材料的单晶半导体合金。每个第一半导体鳍片30包括第一单晶半导体材料，并位于埋设的绝缘层20的顶表面上。每个半导体合金部分50可以包括第一半导体材料和与第一半导体材料不同的第二半导体材料的单晶半导体合金。每个半导体合金部分50位于埋设的绝缘层20的顶表面上方。第一单晶半导体材料和单晶半导体合金材料具有相同取向设置的晶体学取向。
参照图7A和7B，可以对第二半导体鳍片(32，50)进行可选均质化。在本文中，“均质化”是指减少不同材料部分的成分差别或者使得从一种材料部分向另一材料部分的成分过渡相比以前更为缓和(gradual)。可以通过引起第一半导体材料部分和单晶半导体合金部分之间(即第二半导体鳍片(32，50)中的第一半导体材料部分32和半导体合金部分50之间)的材料的相互扩散，来执行第二半导体鳍片(32，50)中的成分的可选均质化。第二半导体鳍片(32，50)中的第一半导体材料部分32和半导体合金部分50之间的材料的相互扩散可以通过例如提高温度(例如，从700℃到1200℃的范围内)下的热退火来执行，也可以采用更低和更高的温度。如果执行了均质化，则第二半导体鳍片(32，50)转变成在第一半导体材料部分32和第二半导体部分50之间不具有原子级界面的均质化第二半导体鳍片50’。均质化第二半导体鳍片50’整体包括第二半导体材料。
第二半导体鳍片(32，50)的均质化可以是完全的也可以是不完全的。如果第二半导体鳍片(32，50)的均质化是完全的，则出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体或化合物半导体材料的原子浓度在每个均质化第二半导体鳍片50’的整体各处是恒定的。如果第二半导体鳍片(32，50)的均质化是不完全的，则出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体或化合物半导体材料的原子浓度至少在均质化第二半导体鳍片50’的底部随着与埋设的绝缘层的垂直距离增大而增大。在一个实施例中，出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体或化合物半导体材料的原子浓度至少在每个均质化第二半导体鳍片50’的整体各处随着与埋设的绝缘层的垂直距离增大而增大。在另一实施例中，出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体或化合物半导体材料的原子浓度可以在所述第二半导体鳍片的上部基本相同。
在一个实施例中，第一单晶半导体材料可以是单晶硅，出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体或化合物半导体材料可以是锗、碳、砷化镓或其他化合物半导体材料。
参照图8A和8B，可以在一个或多个第一半导体鳍片上形成第一栅极电介质70A和第一栅极电极72A的堆叠。可以围绕第一栅极电介质70A和第一栅极电极72A的堆叠形成第一栅极隔离物74A。可以执行源极和漏极离子注入，可选地在对均质化第二半导体鳍片50’(见图7A和7B)或者未进行均质化的第二半导体鳍片(32，50)(见图6A和6B)进行遮蔽之后进行，以形成第一源极区域30S和第一漏极区域30D。第一半导体鳍片30中未转换成第一源极区域30S或第一漏极区域30D的部分是第一主体区域30B，其包括第一场效应晶体管的沟道。
可以在一个或多个均质化第二半导体鳍片50’(见图7A和7B)或者未进行均质化的第二半导体鳍片(32，50)(见图6A和6B)上形成第二栅极电介质70B和第二栅极电极72B的堆叠。可以围绕第二栅极电介质70B和第二栅极电极72B的堆叠形成第二栅极隔离物74B。可以执行源极和漏极离子注入，可选地在对第一半导体鳍片30(见图7A和7B)进行遮蔽之后进行，以形成第二源极区域50S和第二漏极区域50D。均质化第二半导体鳍片50’(或未进行均质化的第二半导体鳍片(32，50))中未转换成第二源极区域50S或第二漏极区域50D的部分是第二主体区域50B，其包括第二场效应晶体管的沟道。
第一场效应晶体管和第二场效应晶体管中的不同的半导体材料可以用来独立地优化第一和第二场效应晶体管的性能。在一个实施例中，第一场效应晶体管和第二场效应晶体管中的一个是p-型场效应晶体管，而另一个是n-型场效应晶体管。在这种情况下，在第一场效应晶体管和第二场效应晶体管的沟道中使用两种不同的半导体材料，能够单独优化p-型场效应晶体管和n-型场效应晶体管，例如，以最大化导通电流。
参照图9A和9B，根据本发明公开第二实施例的第二示例性半导体结构可以采用包括单晶半导体层130L的块体半导体基板形成。单晶半导体层130L整体各处包括第一半导体材料。单晶半导体层130L整体是单晶。
可以在单晶半导体层130L中形成第一嵌入式掺杂阱132A和第二嵌入式掺杂阱132B。在一个实施例中，第一嵌入式掺杂阱132A和第二嵌入式掺杂阱132B可具有相反导电类型的掺杂。例如，第一嵌入式掺杂阱132A可以是p型掺杂阱而第二嵌入式掺杂阱132B可以是n型掺杂阱，反之亦然。第一嵌入式掺杂阱132A和第二嵌入式掺杂阱132B的掺杂浓度可以处在本领域已知的实现良好掺杂的任何范围内。第一嵌入式掺杂阱132A的最上表面和第二嵌入式掺杂阱132B的最上表面与单晶半导体层130L的最顶表面垂直间隔一个垂直距离，约为随后要形成的半导体鳍片的高度。该垂直距离可以是例如30nm至300nm，也可以是更小和更大的距离。
参照图10A和10B，以与第一实施例中相同的方式形成硬掩模层40和光致抗蚀剂层47。光致抗蚀剂层47中的开口可以位于第二个嵌入掺杂阱132B上方。
参照图11A和图11B，以与第一实施例中相同的方式形成单晶半导体合金区域50R。单晶半导体合金区域50R可以位于第二嵌入掺杂阱132B上并且与其垂直间隔开。
参照图12A和12B，以与第一实施例中相同的方式执行图4A、图4B、图5A、图5B、图6A和图6B的处理步骤，改变之处在于，采用第一嵌入式掺杂阱132A和第二嵌入式掺杂阱132B代替第一实施例中埋设的绝缘层20的顶表面(见图6A和6B)来作为蚀刻停止层，以进行定义半导体鳍片的各向异性蚀刻。在一个实施例中，可选地通过第一嵌入式掺杂阱132A和第二嵌入式掺杂阱132B的顶表面执行过蚀刻。
第一垂直堆叠形成在第一嵌入式掺杂阱132A的水平表面上方。第一垂直堆叠包括顶部半导体层130L的位于第一嵌入式掺杂阱132A上方的剩余部分、多个鳍片盖电介质部分60的位于第一嵌入式掺杂阱132A上方的第一子集、以及可选地包括第一嵌入式掺杂阱132A的位于第一嵌入式掺杂阱132A的水平凹陷表面以上的部分(如果第一嵌入式掺杂阱132A包括水平凹陷表面)。第二垂直堆叠形成在第二嵌入式掺杂阱132B的水平表面上方。第二垂直堆叠包括单晶半导体合金区域50R的位于第二嵌入式掺杂阱132B上方的剩余部分、顶部半导体层130L的位于第二嵌入式掺杂阱132B上方的剩余部分、多个鳍片盖电介质部分60的位于第二嵌入式掺杂阱132B上方的第二子集、以及可选地包括第二嵌入式掺杂阱132B的位于第二嵌入式掺杂阱132B的水平凹陷表面以上的部分(如果第二嵌入式掺杂阱132B包括水平凹陷表面)。每个第一垂直堆叠包括第一半导体鳍片30和鳍片盖电介质部分60，以及可选地包括第一嵌入式掺杂阱132A的部分，下文中将其称作上部第一嵌入式掺杂阱部分39A。每个第二垂直堆叠包括第二半导体鳍片和鳍片盖电介质部分60，以及可选地包括第二嵌入式掺杂阱132B的部分，下文中将其称作下部第二嵌入式掺杂阱部分39B。每个第二半导体鳍片包括具有第一半导体材料的第一半导体材料部分32和具有第二半导体材料的半导体合金部分50的垂直堆叠。每个第一半导体材料部分32是第一半导体材料的单晶部分。每个半导体合金部分50是与位于下方的第一半导体材料的单晶部分(即，位于下方的第一半导体材料部分32)外延对齐的单晶半导体合金部分。
通过蚀刻作为单晶半导体材料层的顶部半导体层130L的部分以及包括单晶半导体合金的单晶半导体合金区域50R，物理暴露第一嵌入式掺杂阱132A的水平表面和第二嵌入式掺杂阱132B的水平表面。每个第一半导体鳍片30整体上均是单晶，每个第二半导体鳍片(32，50)整体上均是单晶。在一个实施例中，每个第一半导体材料部分32可以包括单一的半导体材料(诸如硅)，并且每个半导体合金部分50可以包括诸如硅锗合金或硅碳合金的至少两种半导体材料的单晶半导体合金。每个第一半导体鳍片30包括第一单晶半导体材料，并位于埋设的绝缘层20的顶表面上。每个半导体合金部分50可以包括第一半导体材料和与第一半导体材料不同的第二半导体材料的单晶半导体合金。每个半导体合金部分50位于埋设的绝缘层20的顶表面上方。第一单晶半导体材料和单晶半导体合金材料具有相同取向设置的晶体学取向。
参照图13A和13B，可以在第一嵌入式掺杂阱和第二嵌入式掺杂阱(132A，132B)上以及第一半导体鳍片30和第二半导体鳍片(32，50)的侧壁下部形成浅沟槽隔离结构120。浅沟槽隔离结构120包括诸如氧化硅、氮氧化硅、氮化硅或有机硅酸盐玻璃的电介质材料。可以通过例如旋涂电介质材料或者沉积、平坦化以及凹陷电介质材料的组合来形成浅沟槽隔离结构120。在一个实施例中，浅沟槽隔离结构120的顶表面位于第一嵌入式掺杂阱和第二嵌入式掺杂阱(132A，132B)的顶表面上方。浅沟槽隔离结构120的顶表面可以处在第一半导体材料部分32与半导体合金部分50之间界面的水平面之间的界面平面的上方、下方、或与该界面平面共面。
参照图14A和14B，可以对第二半导体鳍片(32，50)执行可选的均质化。可以通过引起第一半导体材料部分和单晶半导体合金部分之间(即第二半导体鳍片(32，50)中的第一半导体材料部分32和半导体合金部分50之间)的材料的相互扩散，来执行第二半导体鳍片(32，50)中的成分的可选均质化。第二半导体鳍片(32，50)中的第一半导体材料部分32和半导体合金部分50之间的材料的相互扩散可以通过例如提高温度(例如，从700℃到1000℃的范围内)下的热退火来执行，也可以采用更低和更高的温度，只要掺杂剂从第一嵌入式掺杂阱和第二嵌入式掺杂阱(132A，132B)进入第一和第二半导体鳍片(30，32，50)的外扩散维持在低于能够基本改变第一和第二半导体鳍片(30，32，50)的掺杂浓度的水平下。如果执行了均质化，则第二半导体鳍片(32，50)转变成在第一半导体材料部分32和第二半导体部分50之间不具有原子级界面的均质化第二半导体鳍片50’。均质化第二半导体鳍片50’整体包括第二半导体材料。
第二半导体鳍片(32，50)的均质化可以是完全的也可以是不完全的。如果第二半导体鳍片(32，50)的均质化是完全的，则出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体材料或化合物半导体材料的原子浓度在每个均质化第二半导体鳍片50’的整体各处是恒定的。如果第二半导体鳍片(32，50)的均质化是不完全的，则出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体材料或化合物半导体材料的原子浓度至少在均质化第二半导体鳍片50’的底部随着与埋设的绝缘层的垂直距离增大而增大。在一个实施例中，出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体材料或化合物半导体材料的原子浓度至少在每个均质化第二半导体鳍片50’的整体各处中随着与埋设的绝缘层的垂直距离增大而增大。在另一实施例中，出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体材料或化合物半导体材料的原子浓度可以在所述第二半导体鳍片的上部基本均匀。
在一个实施例中，第一单晶半导体材料可以是单晶硅，出现在单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体材料或化合物半导体材料可以是锗、碳、砷化镓或其他化合物半导体材料。
参照图15A和15B，可以在一个或多个第一半导体鳍片上形成第一栅极电介质70A和第一栅极电极72A的堆叠。围绕第一栅极电介质70A和第一栅极电极72A的堆叠可以形成第一栅极隔离物74A。可以执行源极和漏极离子注入，可选地在对均质化第二半导体鳍片50’(见图14A和14B)或者未进行均质化的第二半导体鳍片(32，50)(见图13A和13B)进行遮蔽之后进行，以形成第一源极区域30S和第一漏极区域30D。第一半导体鳍片30中未转换成第一源极区域30S或第一漏极区域30D的部分是第一主体区域30B，其包括第一场效应晶体管的沟道。
可以在一个或多个均质化第二半导体鳍片50’(见图14A和14B)或者未进行均质化的第二半导体鳍片(32，50)(见图13A和13B)上形成第二栅极电介质70B和第二栅极电极72B的堆叠。围绕第二栅极电介质70B和第二栅极电极72B的堆叠可以形成第二栅极隔离物74B。可以执行源极和漏极离子注入，可选地在对第一半导体鳍片30(见图14A和14B)进行遮蔽之后进行，以形成第二源极区域50S和第二漏极区域50D。均质化第二半导体鳍片50’(或未进行均质化的第二半导体鳍片(32，50))中未转换成第二源极区域50S或第二漏极区域50D的部分是第二主体区域50B，其包括第二场效应晶体管的沟道。
在第一场效应晶体管和第二场效应晶体管中可以采用不同的半导体材料，以独立地优化第一场效应晶体管和第二场效应晶体管的性能。在一个实施例中，第一场效应晶体管和第二场效应晶体管中的一个是p-型场效应晶体管，而另一个是n-型场效应晶体管。在这种情况下，在第一场效应晶体管和第二场效应晶体管的沟道中使用两种不同的半导体材料，使得能够分别优化p-型场效应晶体管和n-型场效应晶体管，以例如最大化导通电流。
虽然已经以具体实施例描述了本发明，但基于前面的描述，许多替代、变型和修改对于本领域技术人员来说是显而易见的。本文所述实施例中的每一个都可以单独实施或与任何其他实施例组合实施，除非另有说明或明显不相容。因此，本发明公开旨在包含所有落入本发明公开和所附权利要求的范围和精神之内的替换、变型和修改。

Claims (20)

1.一种形成半导体结构的方法，包括：
在单晶半导体材料层中形成沟槽，该单晶半导体材料层包括第一半导体材料并且位于半导体基板中；
在所述沟槽内外延沉积第一半导体材料和第二半导体材料的单晶半导体合金，第二半导体材料与第一半导体材料不同；以及
图案化所述单晶半导体材料层和所述单晶半导体合金，以分别形成包括第一半导体材料的第一半导体鳍片以及包括所述单晶半导体合金的第二半导体鳍片。
2.根据权利要求1所述的方法，其中所述半导体基板是绝缘体上半导体(SOI)基板，所述单晶半导体材料层提供在埋设的绝缘层的顶表面上，并且所述形成所述沟槽包括使所述单晶半导体材料层的表面凹陷至小于所述单晶半导体材料层的厚度的深度。
3.根据权利要求2所述的方法，其中所述第一半导体材料与所述单晶半导体合金之间的界面形成在所述埋设的绝缘层与所述单晶半导体材料层之间的界面的上方。
4.根据权利要求2所述的方法，其中所述形成所述第一半导体鳍片和第二半导体鳍片包括通过蚀刻部分的所述单晶半导体材料层和所述单晶半导体合金而物理暴露埋设的绝缘层的顶表面。
5.根据权利要求1所述的方法，其中所述半导体基板是整体各处包括所述第一半导体材料的块体半导体基板，且所述方法还包括在所述半导体基板中形成至少一个嵌入式掺杂阱区域，其中所述形成所述沟槽包括使所述单晶半导体材料层的表面凹陷至小于所述至少一个嵌入式掺杂阱区域的最上表面的深度的深度。
6.根据权利要求5所述的方法，其中所述第一半导体材料与所述单晶半导体合金之间的界面形成在所述至少一个嵌入式掺杂阱区域的所述最上表面的水平面上方。
7.根据权利要求5所述的方法，其中形成所述第一半导体鳍片和所述第二半导体鳍片包括部分的通过蚀刻所述单晶半导体材料层和所述单晶半导体合金物理暴露部分的所述至少一个嵌入式掺杂阱区域。
8.根据权利要求5所述的方法，还包括在所述至少一个嵌入式掺杂阱区域和所述第一半导体鳍片和第二半导体鳍片的侧壁上形成包含电介质材料的浅沟槽隔离结构。
9.根据权利要求1所述的方法，其中所述第二半导体鳍片包括所述第一半导体材料的一部分与所述单晶半导体合金的一部分的垂直堆叠。
10.根据权利要求9所述的方法，还包括通过引起所述第一半导体材料的所述部分与所述单晶半导体合金的所述部分之间的材料相互扩散，来对所述第二半导体鳍片中的成分进行均质化。
11.一种半导体结构，包括：
半导体基板，在所述半导体基板上部嵌入了第一嵌入式掺杂阱和第二嵌入式掺杂阱；
第一半导体鳍片，与第一嵌入式掺杂阱外延对齐，并且包括第一单晶半导体材料；
第二半导体鳍片，与第二嵌入式掺杂阱外延对齐，并且包括第一半导体材料和与第一半导体材料不同的第二半导体材料的单晶半导体合金，并位于第二嵌入式掺杂阱的顶表面上方。
12.根据权利要求11所述的半导体结构，其中出现在所述单晶半导体合金中并且不出现在第一单晶半导体材料中的元素半导体材料或化合物半导体材料的原子浓度在所述第二半导体鳍片的底部内随着与所述第二嵌入式掺杂阱的垂直距离的增大而增大。
13.根据权利要求12所述的半导体结构，其中所述原子浓度在所述第二半导体鳍片的上部基本均匀。
14.根据权利要求11所述的半导体结构，还包括浅沟槽隔离结构，所述浅沟槽隔离结构接触所述第一嵌入式掺杂阱和第二嵌入式掺杂阱以及所述第一半导体鳍片和所述第二半导体鳍片的侧壁下部。
15.根据权利要求11所述的半导体结构，其中所述第一单晶半导体材料和所述单晶半导体合金具有相同取向设置的晶体学取向。
16.一种半导体结构，包括：
基板，包括从底部到顶部的操作基板和绝缘层的堆叠；
第一半导体鳍片，包括第一单晶半导体材料并且位于绝缘层的顶表面上；和
第二半导体鳍片，包括所述第一半导体材料和与所述第一半导体材料不同的第二半导体材料的单晶半导体合金，并且位于绝缘层的顶表面上，其中所述第一单晶半导体材料和所述单晶半导体合金材料具有相同取向设置的晶体学取向。
17.根据权利要求16所述的半导体结构，其中出现在所述单晶半导体合金中并且不出现在所述第一单晶半导体材料中的元素半导体材料或化合物半导体材料的原子浓度在所述第二半导体鳍片中随着与所述绝缘层的垂直距离的增大而增大。
18.根据权利要求16所述的半导体结构，其中出现在所述单晶半导体合金中并且不出现在所述第一单晶半导体材料中的元素半导体材料或化合物半导体材料的原子浓度在所述第二半导体鳍片的整体各处是恒定的。
19.根据权利要求16所述的半导体结构，其中所述第一半导体材料是硅，所述第二半导体材料从锗和碳中选择。
20.根据权利要求16所述的半导体结构，其中所述第二半导体鳍片包括从底部到顶部的所述第一半导体材料的单晶部分和所述单晶半导体合金材料的一部分的垂直堆叠，所述单晶半导体合金材料的所述部分与所述第一半导体材料的所述单晶部分外延对齐。
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