CN103715163B - 引线框架及半导体封装 - Google Patents

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Abstract

本发明涉及引线框架及半导体封装。一个实施例公开了一种引线框架，该引线框架包括：框架；经由支撑杆连接到所述框架的支撑盘；经由连筋连接到所述框架的引脚的阵列，配置为连接承载于所述支撑盘的电路核心；其中，所述支撑杆和/或支撑盘上具有紧固构件，配置为紧固所述引线框架与封装胶体的结合。紧固构件有助于提高成品芯片的良品率。

Description

引线框架及半导体封装
技术领域
本发明大体上涉及芯片封装，更具体地，涉及引线框架（Lead Frame）结构的封装。
背景技术
引线框架作为集成电路的芯片载体，是一种借助于键合材料（金丝、铝丝、铜丝）实现芯片内部电路引出端与外引线的电气连接，形成电气回路的关键结构件，它起到了和外部导线连接的桥梁作用。大部分的半导体集成块中都使用引线框架，它是电子信息产业中重要的基础材料，主要用模具冲压法和化学刻蚀法进行生产。
发明内容
本发明的一个主要目的在于提供一种新的引线框架方案，以进一步改善性能。
一个实施例公开了一种引线框架，该引线框架包括：框架；经由支撑杆连接到所述框架的支撑盘；经由连筋连接到所述框架的引脚的阵列，配置为连接承载于所述支撑盘的电路核心；其中，所述支撑杆和/或支撑盘上具有紧固构件，配置为紧固所述引线框架与封装胶体的结合。
在各种不同的具体实施方式中，紧固构件包括分叉、侧向突起、通孔、或者其组合，在封装体中均被框架两面上下贯通的封装胶体所包覆。
在一个实施例中，引线框架的支撑杆上具有侧向突起。
在一个实施例中，引线框架的紧固构件包括所述支撑杆相对于所述支撑盘的远端部、封装区域之内的分叉。
在一个实施例中，引线框架的紧固构件包括通孔，其位于支撑杆和/或支撑盘上。
在一个实施例中，引线框架的的任一支撑杆上具有多个通孔。
在一个实施例中，引线框架的在所述引脚阵列、所述支撑杆相对于所述支撑盘的近端部、以及所述支撑盘上至少部分地覆盖有键合镀层，所述紧固构件包括支撑杆的键合镀层区域内的通孔。
在一个实施例中，引线框架的支撑杆的键合镀层区域的面积不小于支撑杆总面积的20%，所述支撑杆的键合镀层区域内的通孔的面积在所述支撑杆的键合镀层区域的面积的20%～30%的范围之内。
在一个实施例中，引线框架的引脚阵列中一引脚远端部具有突起，该突起到封装体边缘的距离不小于0.1mm，宽度不小于0.1mm。
一个实施例公开了一种半导体封装，其包括：支撑盘及支撑杆；电路核心，其固定于所述支撑盘上；引脚阵列，其位于所述支撑盘周围、且电性连接于所述电路核心；封装胶体，其包覆所述支撑盘、支撑杆、电路核心，且部分地包覆所述引脚阵列；其中，所述支撑杆和/或支撑盘上具有紧固构件，配置为紧固所述支撑盘与封装胶体的结合。
一个实施例中，半导体封装中的所述紧固构件包括所述支撑杆上的侧向突起。
一个实施例中，半导体封装中的所述紧固构件包括所述支撑杆相对于所述支撑盘的远端部、封装区域之内的分叉。
一个实施例中，半导体封装中的所述紧固构件包括所述支撑杆和/或支撑盘上的通孔。
一个实施例中，半导体封装中的任一支撑杆上具有多个通孔。
一个实施例中，半导体封装在所述引脚阵列、所述支撑杆相对于所述支撑盘的近端部、以及所述支撑盘上至少部分地覆盖有键合镀层，所述紧固构件包括支撑杆的键合镀层区域内的通孔。
一个实施例中，半导体封装中的支撑杆的键合镀层区域内的通孔的面积在所述支撑杆的键合镀层区域的面积的20%～30%的范围之内。
一个实施例中，半导体封装中在所述引脚阵列中一引脚远端部具有突起，该突起到封装体边缘的距离不小于0.1mm，宽度不小于0.1mm。
附图说明
结合附图，以下关于本发明的优选实施例的详细说明将更易于理解。本发明以举例的方式予以说明，并非受限于附图，附图中类似的附图标记指示相似的元件。
图1是一个引线框架的平面布局示意图；
图2示出了一个实施例的引线框架的局部200；
图2A示出了图2所示引线框架封装成芯片后的侧面视图；
图2B示出了图2所示引线框架的一种变形；
图3示出了一个实施例的引线框架的局部300；
图3A示出了图3的局部；
图4示出了一个实施例的引线框架的局部400；
图4A示出了图4的局部；
图5示出了一个实施例的引线框架的局部500；
图6示出了一个实施例的引线框架的局部600；
图6A示出了图6所示引线框架的一种变形；
图7A示出了一个实施例的引线框架的局部600；
图7B示出了图7A所示引线框架的一种变形；
图7C示出了图7A所示引线框架的另一种变形。
具体实施方式
附图的详细说明意在作为本发明的当前优选实施例的说明，而非意在代表本发明能够得以实现的仅有形式。应理解的是，相同或等同的功能可以由意在包含于本发明的精神和范围之内的不同实施例完成。
图1是一个引线框架10的平面布局示意图。引线框架10包括支撑盘102所组成的阵列。引脚104的阵列排布于支撑盘102的周围。引脚阵列通过连筋106连接在一起。连筋106互相连接形成网格型的框架，从而将引线框架10连接成一个整体。支撑盘102通过支撑杆103连接到框架。应理解的是，图1仅意在示意性地示出支撑盘102、支撑杆103、引脚104的阵列、连筋106之间的相对位置关系，而非意在精确地显示各部件的尺寸比例。引线框架10适合与其他部件整体封装，灌胶封装后切单（Singulation）去除连筋106、再弯曲引脚104即可形成各个独立的芯片封装。
图2示出了一个实施例的金属引线框架的局部200。该引线框架包括网格型的框架，而局部200位于其中的一个网格。方形支撑盘211经由四个角上的支撑杆213连接到网格的边框。多个引脚204从支撑盘的四侧向外延伸。每一侧的引脚阵列经由连筋206连接在一起，并且连接到网格的边框。支撑盘211用于承载电路核心（即芯片）。图2中还示出了这样一个电路核心215，其经由导线217实现与引脚阵列的电气连接。为简明起见，图中仅示出了电路核心215的部分引出触点以及相应的导线217。八角形虚线框219表示封装体的边缘。按照虚线框219的范围灌胶封装后，切单去除连筋206并断开支撑杆213与网格边框的连接，再弯曲引脚204在灌胶区域（虚线框219）以外的部分，即可形成独立的半导体封装（芯片封装）。图2A示出了封装好的芯片的侧面视图，外部可见的包括封装胶体219和引脚204。支撑杆213在相对于支撑盘的远端部、封装区域219范围之内的位置上具有两个对称的侧向突起221。侧向突起221与封装胶体紧固地结合，阻碍了例如在切单时产生的应力沿支撑杆213的长度方向的传播，减小了应力动摇支撑盘211、核心电路215、导电连线217而损坏芯片的风险，有助于提高成品芯片的良品率。
在另外一些实施例中，侧向凸起并非对称设置，只要能起到封装胶体紧固作用即可。
图2B示出了图2所示引线框架的一种变形。该变形中，支撑杆213在相对于支撑盘的远端部、封装区域219范围之内的位置上除了具有两个对称的侧向突起221之外，还具有一个位于两个侧向突起221中间的通孔241。封装胶体还通过通孔241上下贯通，使得支撑杆213、支撑盘211与封装胶体的结合更加紧固，更大程度地阻碍了例如在切单时产生的应力沿支撑杆213的长度方向的传播，减小了应力动摇内部构件而损坏芯片的风险，有助于进一步提高成品芯片的良品率。在其他一些变形中，通孔241还可以位于支撑杆213的中部或者相对于支撑盘211的近端部，或者在支撑杆213上具有多个通孔241。
图3示出了一个实施例的引线框架的局部300，图3A示出了该局部300的一角。该引线框架包括网格型的框架，而局部300位于其中的一个网格。方形支撑盘311经由四个角上的支撑杆313连接到网格的边框。多个引脚304从支撑盘的四侧向外延伸。每一侧的引脚阵列经由连筋306连接在一起，并且连接到网格的边框。支撑盘311用于承载电路核心。图3中还示出了这样一个电路核心315，其经由导线317实现与引脚阵列的电气连接。为简明起见，图中仅示出了电路核心315的部分引出触点以及相应的导线317。八角形虚线框319表示封装体的边缘。按照虚线框319的范围灌胶封装后，切单去除连筋306并断开支撑杆313与网格边框的连接，再弯曲引脚304在灌胶区域（虚线框319）以外的部分，即可形成独立的半导体封装（芯片封装）。支撑杆313在相对于支撑盘的远端部、封装区域319范围之内的位置上具有两个分叉331，每一个分叉331上还具有两个侧向突起321。支撑杆313该端部三岔路口的形状受到三侧上下贯通的封装胶体的夹持，使得支撑杆313与封装胶体的结合非常稳固。并且分叉331改变了应力的传导方向，减小了对内部构件的影响。侧向突起321从分叉331的侧边刺入封装胶体，使得支撑杆313与封装胶体的结合更加紧固。成品芯片因而得以提升良品率。图中还示出了引脚304远端部、封装区域319范围之内的突起324，其有助于引脚304在封装胶体内的固定。侧向突起321到封装体边缘319的距离为d31，到分叉331边缘的距离为d32。引脚304上的突起324到封装体边缘319的距离为d33，宽度为d34。d31、d33和d34均不小于0.1mm，d32不小于0.15mm，以提供足够的锁模结合力和足够的支撑力。分叉331与邻近另一分叉的侧向突起321之间的夹角为锐角，能够提供更好的锁模结合力。
图4示出了一个实施例的引线框架的局部400，图4A示出了该局部400的一角。该引线框架包括网格型的框架，而局部400位于其中的一个网格。方形支撑盘411经由四个角上的支撑杆413连接到网格的边框。多个引脚404从支撑盘的四侧向外延伸。每一侧的引脚阵列经由连筋406连接在一起，并且连接到网格的边框。支撑盘411用于承载电路核心。图4中还示出了这样一个电路核心415，其经由导电连线417实现与引脚阵列的电气连接。为简明起见，图中仅示出了电路核心415的部分引出触点以及相应的导电连线417。虚线框419表示封装体的边缘。按照虚线框419的范围灌胶封装后，切单去除连筋406并断开支撑杆413与网格边框的连接，再弯曲引脚404在灌胶区域（虚线框419）以外的部分，即可形成独立的半导体封装（芯片封装）。支撑杆413在相对于支撑盘的远端部、封装区域419范围之内的位置上呈三叉形，两个分叉431大体上成直角分别连接到网格的边框，且两个分叉431的宽度均不大于主杆413宽度的一半。在三叉的根部、主杆413的两侧分别具有一个侧向突起421。三叉的中间还有一个通孔441。支撑杆413该端部三岔路口的形状受到三侧上下贯通的封装胶体的夹持、通孔441中上下贯通的封装胶体的栓锁，使得支撑杆413与封装胶体的结合非常紧固。截断金属构件产生的应力大体上与金属构件的宽度呈正相关。基本成直角的分叉431改变了应力的传导方向，又由于两个分叉431宽度均不大于主杆413宽度的一半，使得沿主杆413传导的应力大为减小。因而减小了应力动摇内部构件而损坏芯片的风险，提高了成品芯片的良品率。图中还示出了引脚404远端部、封装区域419范围之内的突起424，其有助于引脚404在封装胶体内的固定。侧向突起421到封装体边缘419的距离为d41，到分叉431边缘的距离为d42。引脚404上的突起424到封装体边缘419的距离为d43，宽度为d44。D41、d43和d44均不小于0.1mm，d42不小于0.15mm，以提供足够的锁模结合力和足够的支撑力。两个分叉431之间还具有一个梯形突起423，分叉431与突起423之间的夹角为锐角，通孔441为多边形，以提供更好的锁模结合力。
图5示出了一个实施例的引线框架的局部500。该引线框架包括网格型的框架，而局部500位于其中的一个网格。长方形支撑盘511经由长度方向两侧的支撑杆513连接到网格的边框。多个引脚504在支撑盘511的宽度方向两侧向外延伸，排成阵列。每一侧的引脚阵列经由连筋506连接在一起，并且连接到网格的边框。支撑盘511用于承载电路核心。图5中还示出了这样一个电路核心515，其经由导电连线517实现与引脚阵列的电气连接。为简明起见，图中仅示出了电路核心515的部分引出触点以及相应的导电连线517。虚线框519表示封装体的边缘。按照虚线框519的范围灌胶封装后，切单去除连筋506并断开支撑杆513与网格边框的连接，再弯曲引脚504在灌胶区域（虚线框519）以外的部分，即可形成独立的半导体封装。支撑杆513在相对于支撑盘511的远端部、封装区域519范围之内的位置上具有两个对称的侧向突起521，在两个侧向突起之间还具有通孔541。侧向突起521与封装胶体紧固地结合，且通孔541中上下贯通的封装胶体对支撑杆513形成栓锁，阻碍了例如在切单时产生的应力沿支撑杆513的长度方向的传播，减小了应力动摇支撑盘511、核心电路515、导电连线517等内部构件而损坏芯片的风险，有助于提高成品芯片的良品率。图中还示出了引脚504根部向两侧延伸的突起，该突起到封装体边缘519的距离和该突起的宽度（从引脚504延伸出去的长度）均不小于0.1mm，其有助于引脚504在封装胶体内的固定。侧向突起521到封装体边缘519的距离不小于0.1mm，从支撑杆513侧向延伸出去的距离不小于0.15mm。这些突起能够提供足够的锁模结合力和足够的支撑力。侧向突起521与支撑杆513的一个夹角为锐角，能够提供更好的锁模结合力。
图6示出了一个实施例的引线框架的局部600。该引线框架包括网格型的框架，而局部600位于其中的一个网格。长方形支撑盘611经由长度方向两侧的支撑杆613连接到网格的边框。多个引脚604在支撑盘611的宽度方向两侧向外延伸，排成阵列。每一侧的引脚阵列经由连筋606连接在一起，并且连接到网格的边框。支撑盘611用于承载电路核心。虚线框619表示封装体的边缘。在虚线框619范围之内的阴影区域620表示键合镀层。图6中还示出了承载于支撑盘611的电路核心615，其经由导电连线617实现与覆盖了键合镀层的引脚阵列的电气连接。为简明起见，图中仅示出了电路核心615的部分引出触点以及相应的导电连线617。按照虚线框619的范围灌胶封装后，切单去除连筋606并断开支撑杆613与网格边框的连接，再弯曲引脚604在灌胶区域（虚线框619）以外的部分，即可形成独立的半导体封装。支撑杆613上具有沿长度方向延伸的长通孔643。通孔643的面积在支撑杆613的键合镀层区域的面积的20%～30%的范围之内。通孔643中的封装胶体上下贯通，形成对支撑杆613的栓锁，且牢固地夹持支撑杆613，一方面阻碍了例如在切单时产生的应力沿支撑杆613的长度方向的传播，减小了应力动摇内部构件而损坏芯片的风险，另一方面也部分地克服了键合镀层与封装胶体的结合力较弱而容易在键合镀层区域产生分层现象的问题。这些优点均有助于提高成品芯片的良品率。
图6A示出了图6所示引线框架的一种变形。该变形中，除了支撑杆613上的长通孔643之外，支撑盘611在四周边沿的键合镀层区域还具有四个角部的拐角形通孔644和四个侧边中部的通孔645。封装胶体通过这些通孔上下贯通，牢固地将支撑盘611封装于其中，克服了键合镀层与封装胶体的结合力较弱而容易在键合镀层区域产生分层现象的问题。
图7A示出了一个实施例的金属引线框架的局部700。该引线框架包括网格型的框架，而局部700位于其中的一个网格。方形支撑盘711经由四个角上的支撑杆713连接到网格的边框。多个引脚704从支撑盘的四侧向外延伸。每一侧的引脚阵列经由连筋706连接在一起，并且连接到网格的边框。支撑盘711用于承载电路核心。虚线框719表示封装体的边缘。八边形阴影区域720表示键合镀层区域。图7A中还示出了承载于支撑盘711的电路核心715，其经由导电连线717实现与覆盖了键合镀层的引脚阵列的电气连接。为简明起见，图中仅示出了电路核心715的部分引出触点以及相应的导电连线717。按照虚线框719的范围灌胶封装后，切单去除连筋706并断开支撑杆713与网格边框的连接，再弯曲引脚704在灌胶区域（虚线框719）以外的部分，即可形成独立的半导体封装。支撑杆713上的键合镀层区域之内具有沿长度方向延伸的长通孔743。通孔743的面积在支撑杆713的键合镀层区域的面积的20%～30%的范围之内。通孔743中的封装胶体上下贯通，形成对支撑杆713的栓锁，且牢固地夹持支撑杆713，一方面阻碍了例如在切单时产生的应力沿支撑杆713的长度方向的传播，减小了应力动摇内部构件而损坏芯片的风险，另一方面也部分地克服了键合镀层与封装胶体的结合力较弱而容易在键合镀层区域产生分层现象的问题。这些优点均有助于提高成品芯片的良品率。
图7B示出了图7A所示引线框架的一种变形。该变形中，支撑杆713除了在键合镀层区域内的长通孔743之外，在键合镀层之外的区域还有两个长通孔744。
图7C示出了图7A所示引线框架的另一种变形。该变形中，支撑杆713具有沿长度方向延伸的通孔745，该通孔745从键合镀层之内一直延伸到键合区域之外的远端。
尽管已经阐明和描述了本发明的不同实施例，本发明并不限于这些实施例。仅在某些权利要求或实施例中出现的技术特征并不意味着不能与其他权利要求或实施例中的其他特征相结合以实现有益的新的技术方案。在不背离如权利要求书所描述的本发明的精神和范围的情况下，许多修改、改变、变形、替代以及等同对于本领域技术人员而言是明显的。

Claims (14)

1.一种引线框架，其特征在于，该引线框架包括：
框架；
经由支撑杆连接到所述框架的支撑盘；
经由连筋连接到所述框架的引脚阵列，配置为连接承载于所述支撑盘的电路核心；
其中，所述支撑杆和/或支撑盘上具有紧固构件，配置为紧固所述引线框架与封装胶体的结合；所述紧固构件包括所述支撑杆相对于所述支撑盘的远端部、封装区域之内的分叉。
2.如权利要求1所述的引线框架，其特征在于，所述紧固构件包括所述支撑杆上的侧向突起。
3.如权利要求1所述的引线框架，其特征在于，所述紧固构件包括所述支撑杆和/或支撑盘上的通孔。
4.如权利要求1所述的引线框架，其特征在于，任一支撑杆上具有多个通孔。
5.如权利要求1所述的引线框架，其特征在于，在所述引脚阵列、所述支撑杆相对于所述支撑盘的近端部、以及所述支撑盘上至少部分地覆盖有键合镀层，所述紧固构件包括支撑杆的键合镀层区域内的通孔。
6.如权利要求5所述的引线框架，其特征在于，所述支撑杆的键合镀层区域内的通孔的面积在所述支撑杆的键合镀层区域的面积的20％～30％的范围之内。
7.如权利要求1所述的引线框架，其特征在于，在所述引脚阵列中一引脚远端部具有突起，该突起到封装体边缘的距离不小于0.1mm，宽度不小于0.1mm。
8.一种半导体封装，其特征在于，该半导体封装包括：
支撑盘及支撑杆；
电路核心，其固定于所述支撑盘上；
引脚阵列，其位于所述支撑盘周围、且电性连接于所述电路核心；
封装胶体，其包覆所述支撑盘、支撑杆、电路核心，且部分地包覆所述引脚阵列；
其中，所述支撑杆和/或支撑盘上具有紧固构件，配置为紧固所述支撑盘与封装胶体的结合；所述紧固构件包括所述支撑杆相对于所述支撑盘的远端部、封装区域之内的分叉。
9.如权利要求8所述的半导体封装，其特征在于，所述紧固构件包括所述支撑杆上的侧向突起。
10.如权利要求8所述的半导体封装，其特征在于，所述紧固构件包括所述支撑杆和/或支撑盘上的通孔。
11.如权利要求8所述的半导体封装，其特征在于，任一支撑杆上具有多个通孔。
12.如权利要求8所述的半导体封装，其特征在于，在所述引脚阵列、所述支撑杆相对于所述支撑盘的近端部、以及所述支撑盘上至少部分地覆盖有键合镀层，所述紧固构件包括支撑杆的键合镀层区域内的通孔。
13.如权利要求12所述的半导体封装，其特征在于，所述支撑杆的键合镀层区域内的通孔的面积在所述支撑杆的键合镀层区域的面积的20％～30％的范围之内。
14.如权利要求8所述的半导体封装，其特征在于，在所述引脚阵列中一引脚远端部具有突起，该突起到封装体边缘的距离不小于0.1mm，宽度不小于0.1mm。
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JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
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