CN103700710A - Igzo薄膜晶体管及其制备方法 - Google Patents

Igzo薄膜晶体管及其制备方法 Download PDF

Info

Publication number
CN103700710A
CN103700710A CN201310747078.5A CN201310747078A CN103700710A CN 103700710 A CN103700710 A CN 103700710A CN 201310747078 A CN201310747078 A CN 201310747078A CN 103700710 A CN103700710 A CN 103700710A
Authority
CN
China
Prior art keywords
film transistor
layer
igzo
insulating barrier
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310747078.5A
Other languages
English (en)
Other versions
CN103700710B (zh
Inventor
杨帆
申智渊
付东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL Corp
Original Assignee
TCL Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TCL Corp filed Critical TCL Corp
Priority to CN201310747078.5A priority Critical patent/CN103700710B/zh
Publication of CN103700710A publication Critical patent/CN103700710A/zh
Application granted granted Critical
Publication of CN103700710B publication Critical patent/CN103700710B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28264Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Abstract

本发明公开了一种IGZO薄膜晶体管及其制备方法,其中IGZO薄膜晶体管包括衬底、结合在衬底表面上的栅极和覆盖在衬底和栅极外表面的硅化物栅极绝缘层,其中,硅化物栅极绝缘层表面被O2/N2O等离子体轰击处理,且在被O2/N2O等离子体轰击处理的硅化物栅极绝缘层表面上还层叠结合有自组装单分子膜层。这样,经O2/N2O等离子体轰击后,可减少硅化物栅极绝缘层薄膜的缺陷态,抑制电荷陷阱作用,而且自组装单分子膜层使得绝缘层表面粗糙度降低,很好的改善了绝缘层与有源层之间的界面性质,阻碍了电荷被界面缺陷俘获,提高了器件的载流子迁移率,降低了阈值电压,减小了漏电流,使得器件性能更稳定。

Description

IGZO薄膜晶体管及其制备方法
技术领域
本发明属于微电子技术领域,具体涉及一种IGZO薄膜晶体管及其制备方法。
背景技术
目前通常使用的IGZO薄膜晶体管器件结构是底栅顶接触结构,具体从下至上依次包括衬底、栅极、栅极绝缘层、IGZO有源层、刻蚀阻挡层、源漏电极,其中栅极绝缘层多为无机绝缘材料,如SiO2、SiNx、Al2O3、Ta2O5等。IGZO有源层生长在栅极绝缘层之上,也就是说栅极绝缘层材料的选择与栅极绝缘层薄膜的表面质量对IGZO薄膜晶体管的器件性能有很大的影响。
作为IGZO薄膜晶体管的重要组成部分,栅极绝缘层采用SiO2较为普遍。但如果SiO2暴露在空气当中,SiO2能与氧或者氮反应生成Si-OH,其中,羟基具有较强的极性,因此其表面能较高,易吸附空气中的水分子或其它杂质离子,使SiO2绝缘层的表面存在大量的陷阱和缺陷,其表面状态也随之发生改变,由此,与沉积在其上的IGZO有源层材料间的界面也发生改变。而薄膜晶体管器件的前沟道层就形成在这一界面附近,是薄膜晶体管器件中载流子传输的通道。因此沉积有源层后,在与绝缘层的界面处会形成高浓度的缺陷态,这些缺陷态会俘获载流子而降低载流子的迁移率,使器件的特性变得不稳定,从而造成器件反向电流加大或击穿电压降低。所以SiO2绝缘层和有源层的界面是IGZO薄膜晶体管器件一个至关重要的界面。
综上所述,在IGZO薄膜晶体管中,栅极绝缘层材料的选择和绝缘层与有源层之间界面态对薄膜晶体管电学性能影响很大。尤其在AMOLED应用中,栅极绝缘层材料的选择和绝缘层与有源层之间界面态会影响薄膜晶体管器件的开关特性、阈值电压、亚阈值区摆幅,这些参数又会进一步直接影响到显示画面的成像质量。
为了提高IGZO薄膜晶体管器件的电学性能,已经有研究通过改变器件使用的材料种类和器件结构及优化器件制备的工艺来实现,但是这些方法可能会造成器件制备工艺复杂,导致成本上升,需要研究简单易行且和现有的工艺技术相兼容的方法来实现提高IGZO薄膜晶体管器件性能的目的。
发明内容
本发明的目的在于克服现有技术的上述不足,提供一种IGZO薄膜晶体管,旨在解决现有技术中IGZO薄膜晶体管的栅极绝缘层与有源层之间的界面存在陷阱和缺陷使得其影响器件中电荷的传输,从而降低该器件的电学性能的问题。
本发明的另一目的是提供一种电学性能优异的IGZO薄膜晶体管。
为了实现上述发明目的,本发明的技术方案如下:
一种IGZO薄膜晶体管,包括衬底、结合在所述衬底表面上的栅极和覆盖在所述衬底和栅极外表面的硅化物栅极绝缘层,其特征在于:所述硅化物栅极绝缘层表面被O2/N2O等离子体轰击处理,且在被O2/N2O等离子体轰击处理的所述硅化物栅极绝缘层表面上还层叠结合有自组装单分子膜层。
以及,一种IGZO薄膜晶体管的制备方法,包括如下步骤:
在结合有栅极的衬底的外表面和栅极外表面覆盖硅化物形成硅化物栅极绝缘层;
采用O2/N2O等离子体轰击硅化物栅极绝缘层,得到被修饰的硅化物栅极绝缘层;
在被修饰的硅化物栅极绝缘层外表面制备自组装单分子膜层;
在自组装单分子膜层外表面制备IGZO有源层,并在IGZO有源层上制备刻蚀阻挡层、源极和漏极,得到制备完成的IGZO薄膜晶体管,后将其退火处理,得到上述的IGZO薄膜晶体管。
上述IGZO薄膜晶体管在O2/N2O等离子体轰击硅化物栅极绝缘层上增加一层紧密有序排列的自组装单分子膜层,使得经O2/N2O等离子体轰击后,可减少硅化物栅极绝缘层薄膜的缺陷态,抑制电荷陷阱作用,而且自组装单分子膜层使得绝缘层表面粗糙度降低,很好的改善了绝缘层与有源层之间的界面性质,阻碍了电荷被界面缺陷俘获,提高了器件的载流子迁移率,降低了阈值电压,减小了漏电流,使得器件性能更稳定。
上述IGZO薄膜晶体管的制备方法先利用O2/N2O等离子体轰击硅化物栅极绝缘层,对硅化物栅极绝缘层表面进行修饰,随后在被修饰的硅化物栅极绝缘层表面制备自组装单分子膜层,使得本发明IGZO薄膜晶体管的迁移率高、器件性能优异。同时,该方法与现有的工艺技术相兼容,且制备工艺简单,条件易控,成本低廉,适于工业化的应用。
附图说明
图1为本发明实施例的IGZO薄膜晶体管制备方法的工艺流程图。
具体实施方式
为了使本发明要解决的技术问题、技术方案及有益效果更加清楚明白,以下结合实施例与附图,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
本发明实施例提供一种IGZO薄膜晶体管,包括衬底、栅极、硅化物栅极绝缘层、IGZO有源层、刻蚀阻挡层、源极及漏极,还包括与被O2/N2O等离子体轰击处理的硅化物栅极绝缘层表面层叠结合的自组装单分子膜层。
具体地,请参阅图1,上述IGZO薄膜晶体管的栅极2结合在衬底1上,且硅化物栅极绝缘层3覆盖在衬底1和栅极2外表面上,自组装单分子膜层4覆盖在硅化物栅极绝缘层3上,IGZO有源层5覆盖在自组装单分子膜层4上,刻蚀阻挡层6通过图案化覆盖在IGZO有源层5的上部中心区域,制备的源极7及漏极8分别位于刻蚀阻挡层6的两侧,IGZO有源层5被刻蚀阻挡层6、源极7及漏极8覆盖。
实施例中,上述衬底1为重掺杂N型硅片或玻璃,若以重掺杂N型硅片为衬底,则硅片上重掺杂的Si作为栅极2;若以玻璃作为衬底,则栅极2为结合在其上的金属膜,其材质为Mo、Al、Cu、Ag、Au、Ti中的任一种或两种以上组成的合金。
由于硅化物栅极绝缘层3内的陷阱电荷、可移动离子及固定电荷会影响IGZO薄膜晶体管的器件性能,因此,硅化物栅极绝缘层3材料的选取至关重要。在本实施例中,硅化物栅极绝缘层3材料选用硅化物,在优选实施例中,硅化物选用SiO2或SiNx,这是因为硅化物特别是SiO2或SiNx形成硅化物栅极绝缘层3后经O2/N2O等离子体处理,可在硅化物栅极绝缘层3表面形成-OH悬挂键,有助于后续增加自组装单分子膜层4,且采用上述材质制备的硅化物栅极绝缘层3稳定性强、绝缘性好。
为保证与IGZO薄膜更好的粘附性,改善后续制备的IGZO有源层5的沉积质量和覆盖效果,本发明实施例使用O2/N2O等离子体轰击硅化物栅极绝缘层3表面进行修饰,即利用O2/N2O等离子表面“损伤”,减少已沉积的硅化物栅极绝缘层3的缺陷态,使得后续沉积形成的界面将拥有更好的粘滞性和亲和力,且气源O2/N2O还不易引进氢杂质,有效防止器件性能的劣化。作为优选实施例,该O2/N2O等离子体轰击处理的方法为:将制备的硅化物栅极绝缘层3和栅极2的衬底1整体置于PECVD设备中,且处理工艺条件为:腔体内气压为200-500mtorr,设置O2流量为50-500sccm或N2O流量为100-1000sccm,处理功率为40-100W,处理时间为1-3分钟。这样,如图1所示,通过O2/N2O等离子体的轰击,O2或N2O在等离子状态下可分别作为等离子体基团部分参与构造更多的-OH悬挂键,使后续制备的自组装单分子膜层4与硅化物栅极绝缘层3表面的-OH发生化学反应,从而可抑制电荷陷阱作用,减少缺陷态和表面态密度,改善器件的开关态特性和电学性能;该过程同时影响到绝缘层的电容特性,实现对阈值电压的修饰。
作为优选实施例,上述自组装单分子膜层4的材质优选为三氯硅烷、三甲氧基硅烷、六甲基二硅氮烷中的任一种,这是因为此类硅烷可与硅化物栅极绝缘层3表面形成的Si-OH悬挂键发生脱脂反应,形成的产物通过Si—O—Si结构牢牢附着在绝缘层表面,且此类硅烷的尾部部分保护着硅化物栅极绝缘层3,使其表面光滑,平整度好。这样,单分子薄膜通过与硅化物栅极绝缘层3表面的-OH发生化学反应,自组装到硅化物栅极绝缘层3表面。
具体地,上述单分子薄膜与硅化物栅极绝缘层3表面形成的Si-OH悬挂键发生脱脂反应的机理如下所示,其中R代表分子尾部的长链基团,R*代表Cl或OCH3
Figure BDA0000450207740000051
进一步优选地,上述自组装单分子薄膜4的材质为辛基三氯硅烷、正十八烷基三氯硅烷、苯乙基三氯硅烷、(3-巯基丙基)三氯硅烷、十八烷基三甲氧基硅烷、苯基三甲氧基硅烷、γ-甲基丙烯酰氧基丙基三甲氧基硅烷中的任一种。
上述形成的自组装单分子薄膜层4的厚度优选为1-10nm。该自组装单分子薄膜层4由于只有几个纳米厚度且具有紧密有序排列的脂肪链,足可以有效抑制载流子遂穿到栅电极,从而避免较大漏电流的产生。
综上,上述IGZO薄膜晶体管通过在O2/N2O等离子体轰击的硅化物栅极绝缘层3上增加一层紧密有序排列的自组装单分子膜层4,不仅使得硅化物栅极绝缘层3的表面光滑平整,有效降低绝缘层3的表面粗糙度,从而可抑制电荷陷阱作用,减少缺陷态和表面态密度,改善器件的开关态特性和电学性能,且气源O2/N2O还不易引进氢杂质,可防止器件性能的劣化。同时,增加的自组装单分子膜层4可保证硅化物栅极绝缘层3表面与IGZO薄膜拥有良好的的粘滞性和亲和力,改善IGZO有源层的沉积质量和覆盖效果,使制备的IGZO有源层表面形貌会较为平整,从而提高器件的载流子迁移率,降低了阈值电压。且自组装单分子膜层4绝缘性能好、热稳定性高,可加大硅化物栅极绝缘层3的电阻,从而减小漏电流,使得器件性能更稳定。
相应地,一种迁移率高、器件性能优异的IGZO薄膜晶体管的制备方法,包括如下步骤:
S01.在结合有栅极2的衬底1的外表面和栅极2外表面覆盖硅化物形成硅化物栅极绝缘层3;
S02.采用O2/N2O等离子体轰击硅化物栅极绝缘层3,得到被修饰的硅化物栅极绝缘层;
S03.在被修饰的硅化物栅极绝缘层外表面制备自组装单分子膜层4;
S04.在自组装单分子膜层4外表面制备IGZO有源层5,并在IGZO有源层5上制备刻蚀阻挡层6、源极7和漏极8,得到制备完成的IGZO薄膜晶体管,后将其退火处理,得到上述的IGZO薄膜晶体管。
上述IGZO薄膜晶体管的工艺流程图如图1所示,在步骤S01中,衬底1为重掺杂N型硅片或玻璃。本实施例优选重掺杂N型硅片为衬底1,硅片上重掺杂的Si作为栅极2,通过热氧化法在衬底1上制备硅化物栅极绝缘层3。其中,采用热氧化法制备硅化物栅极绝缘层3后,应用HF清洗硅化物栅极绝缘层3的背面以保证Si的良好导电性。本实施例不采用玻璃为衬底1是因为玻璃衬底1上的金属栅极2需通过磁控溅射法制备,并依次经过涂胶、曝光、显影、刻蚀步骤,最终形成金属栅极薄膜,并采用PECVD或磁控溅射法制备硅化物栅极绝缘层3,此过程工序多,操作繁杂。其中,上述热氧化法为现有技术,在此亦不加以阐述。
具体地,由于硅化物栅极绝缘层3外表面的洁净程度直接影响到其表面制备自组装单分子膜层4的成功率,因此在绝缘层3表面制备单分子层4前,首先要对绝缘层3进行清洗预处理。具体步骤为:先拿脱脂棉团蘸取丙酮反复擦洗绝缘层3,将遗留在绝缘层3表面的污染物擦除;后将结合有硅化物栅极绝缘层3的衬底1整体依次用洗液、丙酮、异丙醇和去离子水分别超声清洗20分钟;最后将衬底整体放置于烘箱中烘干,或者使用氮气将其吹干。
本实施例中,上述清洗预处理结束后,步骤S02中,使用O2/N2O等离子体轰击硅化物栅极绝缘层3表面,得到被修饰的硅化物栅极绝缘层,该轰击处理方法如上所述,在此不再赘述。
上述步骤S03中,在O2/N2O等离子体轰击处理的硅化物栅极绝缘层3上制备自组装单分子膜层4作为硅化物栅极绝缘层3表面的过渡层,其方法优选为:将制备的被修饰的硅化物栅极绝缘层3和栅极2的衬底整体置于浓度为3~5mg/ml的硅烷类混合溶液中,在50℃~100℃下反应30~90分钟。该方法中,硅烷类反应基液不仅可和由SiO2或SiNx构成的硅化物栅极绝缘层3的表面形成的Si-OH悬挂键发生脱脂反应,且形成的产物通过Si—O—Si结构牢牢附着在硅化物栅极绝缘层表面,而所选用的硅烷类化合物的尾部部分则保护着硅化物栅极绝缘层3,使其表面光滑,平整度好。这样,自组装单分子膜通过与绝缘层表面的-OH发生化学反应,自组装到绝缘层表面。另外,上述硅烷类混合溶液所选用的溶剂可采用甲苯溶液或氯仿与环己烷的混合溶液。
在从硅烷类混合溶液中取出衬底整体后,上述步骤S03中应对该衬底整体进行清洗处理,以除去表面的污染物,防止影响后续沉积膜的质量和器件的性能,这样,即可得到覆盖有一层自组装单分子膜层4的衬底整体。其中,清洗方法与上述清洗预处理的具体步骤相同,在此不再阐述。
上述步骤S04中,制备IGZO有源层5所用的陶瓷靶材成分为In2O3、Ga2O3、ZnO,其摩尔百分比为l:l:l。这样,以ZnO为基体,引入In可在ZnO的导带底形成浅施主能级和共振态,增加载流子迁移率;而Ga的引入则在ZnO的导带底形成浅束缚态,当Ga的浓度达到一定程度时可以在导带边形成连续能带,控制Ga的含量以调制IGZO有源层5薄膜中的载流子浓度,抑制薄膜中的自由电子,从而可以降低TFT的关态电流。
具体地,上述在自组装单分子膜层4表面制备IGZO有源层5的方法为:将覆盖有自组装单分子膜层4的衬底整体置于磁控溅射腔体中,溅射系统的本底真空度为1×10-3Pa,溅射气压为0.75Pa,溅射功率为200W,腔室温度25℃,氩气流量25sccm,氧气流量2sccm,溅射时间20分钟,台阶仪测试溅射膜厚为40nm,后对溅射后的IGZO有源层5依次进行涂胶、曝光、显影、刻蚀,得到上述IGZO有源层5。该磁控溅射方法利用高能量电子的解离作用,使溅射气体离化成等离子体,气体等离子体在电场的加速作用下高速轰击靶材,使靶材原子溅射转移到基材表面形成致密的IGZO有源层5薄膜。由此方法制备的膜厚可控,且有源层薄膜5与基材附着性好,可提高成膜的质量,易于实现自动化工业生产。
上述步骤S04中,在IGZO有源层5表面制备的刻蚀阻挡层6的材质为SiO2、SiNx、Al2O3或Ta2O5中的任一种。作为优选实施例,该刻蚀阻挡层的材质优选为成膜质量好的SiO2,该薄膜可以防止后续源极和漏极的金属薄膜图案化过程中对IGZO有源层5的损伤,也可有效阻挡外界O2和水分子对IGZO有源层5的破坏,从而提高IGZO薄膜晶体管的性能。具体地,制备刻蚀阻挡层6的方法为PECVD或磁控溅射法,均为现有技术,在此不再进行阐述。
上述步骤S04中,在刻蚀阻挡层6两侧制备源极7和漏极8的方法为以直流磁控溅射方法采用ITO、Mo、Al、Cu、Ti中的任一种材料制备源极7和漏极8,其中,制备工艺条件为:腔体本底真空度达到2×10-3Pa时,设置氩气流量20sccm,溅射功率为220W,溅射时间为5分钟,后使用台阶仪测试溅射膜厚为150nm。
在制备完源极7和漏极8后,需将制备完成的IGZO薄膜晶体管进行退火处理,这样,在退火温度下,IGZO有源层5内的电子获得能量后,重新选择能量更低的晶格位置,可减少薄膜内的缺陷使晶体管器件的特性更加稳定。具体地,退火处理的方法为:将制备完成的IGZO薄膜晶体管置于退火炉中,在空气或氮气气氛中,退火温度为200~300℃下退火0.5~1小时,即得最终的IGZO薄膜晶体管。
综上,如图1所示,上述IGZO薄膜晶体管的制备方法在现有工艺的基础上利用O2/N2O等离子体轰击硅化物栅极绝缘层3,以此在绝缘层表面形成更多的-OH键,使后续制备的自组装单分子膜层4与硅化物栅极绝缘层3表面的-OH发生脱脂反应,随后在修饰后的硅化物栅极绝缘层3表面制备自组装单分子膜层4,使得自组装单分子膜层4通过Si—O—Si结构牢牢附着在硅化物栅极绝缘层3表面,从而提高硅化物栅极绝缘层3表面与IGZO有源层5的粘滞性和亲和力,进一步优化本实施例IGZO薄膜晶体管的迁移率和器件性能。该方法与现有的工艺技术相兼容,且制备工艺简单,条件易控,成本低廉,适于工业化的应用。
现以IGZO薄膜晶体管及其制备方法为例,对本发明进行进一步详细说明。
实施例1
一种IGZO薄膜晶体管的制备方法,包括如下步骤:
S11.以重掺杂N型硅片为衬底,通过热氧化方法在重掺杂N型硅片衬底上制备硅化物栅极绝缘层,后使用HF清洗绝缘层的背面;
S121.先拿脱脂棉团蘸取丙酮反复擦洗硅化物栅极绝缘层,将遗留在硅化物栅极绝缘层表面的污染物擦除;后将结合有硅化物栅极绝缘层的衬底整体依次用洗液、丙酮、异丙醇和去离子水分别超声清洗20分钟,并置于烘箱中烘干,得到洁净且干燥的载有硅化物栅极绝缘层的重掺杂N型硅片衬底;
S122.采用PECVD设备,设定腔内气压为200mtorr,处理时间3分钟,O2流量50sccm,处理功率40W,对硅化物栅极绝缘层表面进行O2等离子体轰击。
S131.将苯乙基三氯硅烷与甲苯溶液配制成浓度为3mg/ml的混合溶液,置于60℃热台上,并将上述经O2/N2O等离子体处理后的衬底整体浸泡于苯乙基三氯硅烷溶液中,反应30分钟,后将衬底整体取出并使用二甲苯溶液清洗掉硅化物栅极绝缘层表面多余的单分子膜,得到覆有自组装单分子膜层的衬底整体;
S132.对获得的覆有自组装单分子膜层的衬底整体拿脱脂棉团蘸取丙酮反复擦洗自组装单分子膜层,将遗留在自组装单分子膜层表面的污染物擦除;后将覆有自组装单分子膜层的衬底整体依次用洗液、丙酮、异丙醇和去离子水分别超声清洗20分钟,并置于烘箱中烘干,得到洁净且干燥的覆有自组装单分子膜层的衬底整体。
S141.将洁净干燥的覆有自组装单分子膜层的衬底整体置于磁控溅射设备中制备IGZO有源层,并将其参数设定为:本底真空度1×10-3Pa,气压0.75Pa,功率200W,腔室温度25℃,氩气流量25sccm,氧气流量2sccm,溅射时间20分钟,台阶仪测试溅射膜厚为40nm,后对溅射后的IGZO有源层依次进行涂胶、曝光、显影、刻蚀,得到IGZO有源层。
S142.以SiO2材料按照现有的磁控溅射法在IGZO有源层上制备刻蚀阻挡层。
S143.将结合有刻蚀阻挡层的衬底置于磁控溅射设备中,以直流磁控溅射方式采用ITO材料制备源漏电极,其中,溅射工艺条件为:腔体本底真空度2×10-3Pa,功率220W,腔室温度25℃,氩气流量20sccm,溅射时间5分钟,台阶仪测试溅射膜厚为150nm,得到初步成型的IGZO薄膜晶体管。
S144.将初步成型的IGZO薄膜晶体管置于退火炉中,在空气或氮气气氛中,退火温度为300℃下退火1小时,即得最终的IGZO薄膜晶体管。
实施例2
一种IGZO薄膜晶体管的制备方法,其具体步骤与实施例1相似,区别在于:实施例2中选用的等离子体轰击处理中设定的O2流量为100sccm,处理时间为1.5分钟;同时自组装单分子膜层时硅烷类混合溶液由苯乙基三氯硅烷与由体积比为3:7的氯仿和环己烷组成的混合溶剂配制而成,且浓度为5mg/ml,置于60℃的热台上,反应时间为40分钟。具体步骤如下:
S222.采用PECVD设备,并设定腔内气压为200mtorr,处理时间1.5分钟,O2流量100sccm,处理功率40W,对硅化物栅极绝缘层表面进行O2等离子体轰击。
S231.将苯乙基三氯硅烷与由体积比为3:7的氯仿和环己烷组成的混合溶剂配制成浓度为5mg/ml的混合溶液,置于60℃的热台上,并将上述经O2/N2O等离子体处理后的衬底整体浸泡于此溶液中,反应40分钟,后将衬底整体取出并使用二甲苯溶液清洗掉绝缘层表面多余的自组装单分子膜层分子层,得到覆有自组装单分子膜层的衬底整体。
实施例3
一种IGZO薄膜晶体管的制备方法,其具体步骤与实施例1相似,区别在于:实施例3中选用的等离子体轰击处理中设定的O2流量为70sccm,处理时间为2分钟;同时自组装单分子膜层时硅烷类混合溶液由苯乙基三氯硅烷与甲苯溶剂配制而成,且浓度为4mg/ml,置于60℃的热台上,反应时间为80分钟。具体步骤如下:
S322.采用PECVD设备,并设定腔内气压为200mtorr,处理时间2分钟,O2流量70sccm,处理功率40W,对硅化物栅极绝缘层表面进行O2等离子体轰击。
S331.将苯乙基三氯硅烷与甲苯溶液配制成浓度为4mg/ml的混合溶液,置于60℃的热台上,并将上述经O2/N2O等离子体处理后的衬底整体浸泡于此溶液中,反应80分钟,后将衬底整体取出并使用二甲苯溶液清洗掉绝缘层表面多余的自组装单分子膜层分子层,得到覆有自组装单分子膜层的衬底整体。
对比实施例1
一种IGZO薄膜晶体管的制备方法,其具体步骤与实施例1相似,区别在于:对比例1中不包括实施例1中的S122、S131和S132步骤,即无等离子轰击和制备自组装单分子膜层的步骤。具体步骤如下:
D11.以重掺杂N型硅片为衬底,通过热氧化法在重掺杂N型硅片衬底上制备硅化物栅极绝缘层;
D12.先拿脱脂棉团蘸取丙酮反复擦洗硅化物栅极绝缘层,将遗留在硅化物栅极绝缘层表面的污染物擦除;后将结合有硅化物栅极绝缘层的衬底整体依次用洗液、丙酮、异丙醇和去离子水分别超声清洗20分钟,并置于烘箱中烘干,得到洁净且干燥的载有硅化物栅极绝缘层的重掺杂N型硅片衬底;
D131.将洁净且干燥的载有硅化物栅极绝缘层的重掺杂N型硅片衬底置于磁控溅射设备中制备IGZO有源层,并将其参数设定为:本底真空度1×10-3Pa,气压0.75Pa,功率200W,腔室温度25℃,氩气流量25sccm,氧气流量2sccm,溅射时间20分钟,台阶仪测试溅射膜厚为40nm,后对溅射后的IGZO有源层依次进行涂胶、曝光、显影、刻蚀,得到IGZO有源层。
D132.以SiO2材料按照现有的磁控溅射法在IGZO有源层上制备刻蚀阻挡层。
D133.将覆有刻蚀阻挡层的衬底置于PECVD设备中,以直流磁控溅射方式采用ITO材料制备源漏电极,其中,溅射工艺条件为:腔体本底真空度2×10-3Pa,功率220W,腔室温度25℃,氩气流量20sccm,溅射时间5分钟,台阶仪测试溅射膜厚为150nm,得到初步成型的IGZO薄膜晶体管。
D134.将初步成型的IGZO薄膜晶体管置于退火炉中,在空气或氮气气氛中,退火温度为300℃下退火1小时,即得最终的IGZO薄膜晶体管。
对比实施例2
一种IGZO薄膜晶体管的制备方法,其具体步骤与实施例1相似,区别在于:对比例2中不包括实施例1中的S131和S132步骤,即有等离子轰击步骤但无制备自组装单分子膜层步骤。具体步骤如下:
D21.以重掺杂N型硅片为衬底,通过热氧化法在重掺杂N型硅片衬底上制备硅化物栅极绝缘层;
D221.先拿脱脂棉团蘸取丙酮反复擦洗硅化物栅极绝缘层,将遗留在硅化物栅极绝缘层表面的污染物擦除;后将结合有硅化物栅极绝缘层的衬底整体依次用洗液、丙酮、异丙醇和去离子水分别超声清洗20分钟,并置于烘箱中烘干,得到洁净且干燥的载有硅化物栅极绝缘层的重掺杂N型硅片衬底;
D222.采用PECVD设备,并设定腔内气压为200mtorr,处理时间3分钟,O2流量50sccm,处理功率40W,对硅化物栅极绝缘层表面进行O2等离子体轰击。
D231.将载有表面经轰击的硅化物栅极绝缘层的衬底整体置于磁控溅射设备中制备IGZO有源层,并将其参数设定为:本底真空度1×10-3Pa,气压0.75Pa,功率200W,腔室温度25℃,氩气流量25sccm,氧气流量2sccm,溅射时间20分钟,台阶仪测试溅射膜厚为40nm,后对溅射后的IGZO有源层依次进行涂胶、曝光、显影、刻蚀,得到IGZO有源层。
D232.以SiO2材料按照现有的磁控溅射法在IGZO有源层上制备刻蚀阻挡层;
D233.将载有刻蚀阻挡层的衬底置于PECVD设备中,以直流磁控溅射方式采用ITO材料制备源漏电极,其中,溅射工艺条件为:腔体本底真空度2×10-3Pa,功率220W,腔室温度25℃,氩气流量20sccm,溅射时间5分钟,台阶仪测试溅射膜厚为150nm,得到初步成型的IGZO薄膜晶体管。
D234.将初步成型的IGZO薄膜晶体管置于退火炉中,在空气或氮气气氛中,退火温度为300℃下退火1小时,即得最终的IGZO薄膜晶体管。
性能测试:
将上述实施例1~3和对比实施例1~2制备的IGZO薄膜晶体管采用Agilent-4155c在室温下进行测试,测试条件为:栅极偏压VGS为30V,源漏工作电压VDS为40V,各测试结果见下表1所示。
由下表1可知,与对比例1~2相比,实施例1~3提供的IGZO薄膜晶体管的开关态电流比显著提高,且阈值电压降低,迁移率高,亚阈值摆幅减小,以上这些数据都表明IGZO薄膜晶体管在经过O2/N2O等离子体轰击硅化物栅极绝缘层后,再在其上制备自组装单分子膜层,这样能很好改善绝缘层与有有源层之间的界面性质,提高TFT器件的迁移率,降低阈值电压,减小漏电流,使得器件性能更稳定,从而实现改善器件的开关态特性和电学性能的目的。
表1
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。

Claims (9)

1.一种IGZO薄膜晶体管,包括衬底、结合在所述衬底表面上的栅极和覆盖在所述衬底和栅极外表面的硅化物栅极绝缘层,其特征在于:所述硅化物栅极绝缘层表面被O2/N2O等离子体轰击处理,且在被O2/N2O等离子体轰击处理的所述硅化物栅极绝缘层表面上还层叠结合有自组装单分子膜层。
2.根据权利要求1所述的IGZO薄膜晶体管,其特征在于,所述O2/N2O等离子体轰击处理的方法为:将载有所述硅化物栅极绝缘层和栅极的衬底整体置于PECVD设备中,且处理工艺条件为:腔体内气压为200-500mtorr,设置O2流量为50-500sccm或N2O流量为100-1000sccm,处理功率为40-100W,处理时间为1-3分钟。
3.根据权利要求1所述的IGZO薄膜晶体管,其特征在于,所述自组装单分子膜层材料为三氯硅烷、三甲氧基硅烷、六甲基二硅氮烷中的任一种。
4.根据权利要求1或3所述的IGZO薄膜晶体管,其特征在于,所述自组装单分子膜层材料为辛基三氯硅烷、正十八烷基三氯硅烷、苯乙基三氯硅烷、(3-巯基丙基)三氯硅烷、十八烷基三甲氧基硅烷、苯基三甲氧基硅烷、γ-甲基丙烯酰氧基丙基三甲氧基硅烷中的任一种。
5.根据权利要求1~3任一项所述的IGZO薄膜晶体管的制备方法,其特征在于,所述自组装单分子膜层厚度为1-10nm。
6.根据权利要求1~3任一项所述的IGZO薄膜晶体管,其特征在于,所述硅化物栅极绝缘层材料为SiO2或SiNx
7.一种如权利要求1~6任一所述的IGZO薄膜晶体管的制备方法,包括如下步骤:
在结合有栅极的衬底的外表面和所述栅极外表面覆盖硅化物形成硅化物栅极绝缘层;
采用O2/N2O等离子体轰击所述硅化物栅极绝缘层,得到被修饰的硅化物栅极绝缘层;
在所述被修饰的硅化物栅极绝缘层外表面制备自组装单分子膜层;
在所述自组装单分子膜层外表面制备IGZO有源层,并在所述IGZO有源层上制备刻蚀阻挡层、源极和漏极,得到制备完成的IGZO薄膜晶体管,后将其退火处理,得到权利要求1~6任一所述的IGZO薄膜晶体管。
8.根据权利要求7所述的IGZO薄膜晶体管的制备方法,其特征在于,所述的单分子膜层的制备方法为:将制备的所述被修饰的硅化物栅极绝缘层的衬底整体置于浓度为3~5mg/ml的硅烷类混合溶液中,在50℃~100℃下反应30~90分钟。
9.根据权利要求7所述的IGZO薄膜晶体管的制备方法,其特征在于,所述退火处理的方法为:将所述制备完成的IGZO薄膜晶体管置于退火炉中,在空气或氮气气氛中,退火温度为200~300℃下退火0.5~1小时。
CN201310747078.5A 2013-12-30 2013-12-30 Igzo薄膜晶体管及其制备方法 Active CN103700710B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310747078.5A CN103700710B (zh) 2013-12-30 2013-12-30 Igzo薄膜晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310747078.5A CN103700710B (zh) 2013-12-30 2013-12-30 Igzo薄膜晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN103700710A true CN103700710A (zh) 2014-04-02
CN103700710B CN103700710B (zh) 2018-07-13

Family

ID=50362182

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310747078.5A Active CN103700710B (zh) 2013-12-30 2013-12-30 Igzo薄膜晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN103700710B (zh)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104485420A (zh) * 2014-12-24 2015-04-01 京东方科技集团股份有限公司 一种有机薄膜晶体管及其制备方法
CN105470195A (zh) * 2016-01-04 2016-04-06 武汉华星光电技术有限公司 Tft基板的制作方法
CN105702742A (zh) * 2016-02-25 2016-06-22 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制备方法
CN106775048A (zh) * 2015-11-20 2017-05-31 三星显示有限公司 触摸感测单元
CN106935512A (zh) * 2017-05-11 2017-07-07 京东方科技集团股份有限公司 金属氧化物薄膜晶体管、阵列基板、制作方法及显示装置
CN107623040A (zh) * 2017-09-05 2018-01-23 华南理工大学 一种铟镓锌氧化物薄膜晶体管及其制造方法
CN109637923A (zh) * 2018-11-14 2019-04-16 惠科股份有限公司 一种显示基板及其制作方法和显示装置
CN109801875A (zh) * 2018-12-26 2019-05-24 惠科股份有限公司 阵列基板的制作方法、阵列基板和显示面板
CN110112219A (zh) * 2018-02-01 2019-08-09 合肥京东方显示技术有限公司 一种薄膜晶体管、其制备方法、显示基板及显示装置
CN110400754A (zh) * 2018-04-25 2019-11-01 南京中电熊猫平板显示科技有限公司 一种氧化物半导体薄膜晶体管的制造方法
CN111128023A (zh) * 2019-12-23 2020-05-08 华南理工大学 一种韧性可调的柔性基板结构及其制备方法
CN111312826A (zh) * 2020-03-04 2020-06-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
CN112234071A (zh) * 2020-09-30 2021-01-15 福建华佳彩有限公司 一种tft阵列基板结构及其制作方法
CN113363278A (zh) * 2021-06-03 2021-09-07 吉林大学 一种基于透明薄膜晶体管的光电探测器阵列及其制备方法
CN115497831A (zh) * 2022-09-23 2022-12-20 西安工程大学 室温优化非晶铟镓锌氧薄膜晶体管界面的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176185A1 (en) * 2004-02-10 2005-08-11 Jin Jang Fabrication method of thin-film transistor array with self-organized organic semiconductor
CN101165938A (zh) * 2006-10-19 2008-04-23 三星Sdi株式会社 有机薄膜晶体管、其制法及包括其的平板显示器
CN103021866A (zh) * 2012-12-19 2013-04-03 青岛意捷通信技术有限公司 底栅结构的单掩模自组装ito薄膜晶体管的制备工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176185A1 (en) * 2004-02-10 2005-08-11 Jin Jang Fabrication method of thin-film transistor array with self-organized organic semiconductor
CN101165938A (zh) * 2006-10-19 2008-04-23 三星Sdi株式会社 有机薄膜晶体管、其制法及包括其的平板显示器
CN103021866A (zh) * 2012-12-19 2013-04-03 青岛意捷通信技术有限公司 底栅结构的单掩模自组装ito薄膜晶体管的制备工艺

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104485420A (zh) * 2014-12-24 2015-04-01 京东方科技集团股份有限公司 一种有机薄膜晶体管及其制备方法
CN104485420B (zh) * 2014-12-24 2018-05-15 京东方科技集团股份有限公司 一种有机薄膜晶体管及其制备方法
CN106775048A (zh) * 2015-11-20 2017-05-31 三星显示有限公司 触摸感测单元
CN105470195B (zh) * 2016-01-04 2018-11-09 武汉华星光电技术有限公司 Tft基板的制作方法
CN105470195A (zh) * 2016-01-04 2016-04-06 武汉华星光电技术有限公司 Tft基板的制作方法
CN105702742A (zh) * 2016-02-25 2016-06-22 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制备方法
WO2017143678A1 (zh) * 2016-02-25 2017-08-31 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制备方法
CN106935512A (zh) * 2017-05-11 2017-07-07 京东方科技集团股份有限公司 金属氧化物薄膜晶体管、阵列基板、制作方法及显示装置
CN107623040A (zh) * 2017-09-05 2018-01-23 华南理工大学 一种铟镓锌氧化物薄膜晶体管及其制造方法
CN110112219B (zh) * 2018-02-01 2021-02-09 合肥京东方显示技术有限公司 一种薄膜晶体管、其制备方法、显示基板及显示装置
CN110112219A (zh) * 2018-02-01 2019-08-09 合肥京东方显示技术有限公司 一种薄膜晶体管、其制备方法、显示基板及显示装置
US11355614B2 (en) 2018-02-01 2022-06-07 Hefei Boe Display Technology Co., Ltd. Thin film transistor, method for preparing the same, display substrate and display device
CN110400754A (zh) * 2018-04-25 2019-11-01 南京中电熊猫平板显示科技有限公司 一种氧化物半导体薄膜晶体管的制造方法
CN110400754B (zh) * 2018-04-25 2022-03-08 南京京东方显示技术有限公司 一种氧化物半导体薄膜晶体管的制造方法
CN109637923A (zh) * 2018-11-14 2019-04-16 惠科股份有限公司 一种显示基板及其制作方法和显示装置
CN109801875A (zh) * 2018-12-26 2019-05-24 惠科股份有限公司 阵列基板的制作方法、阵列基板和显示面板
CN111128023A (zh) * 2019-12-23 2020-05-08 华南理工大学 一种韧性可调的柔性基板结构及其制备方法
CN111312826A (zh) * 2020-03-04 2020-06-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
CN111312826B (zh) * 2020-03-04 2024-01-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
CN112234071A (zh) * 2020-09-30 2021-01-15 福建华佳彩有限公司 一种tft阵列基板结构及其制作方法
CN113363278A (zh) * 2021-06-03 2021-09-07 吉林大学 一种基于透明薄膜晶体管的光电探测器阵列及其制备方法
CN115497831A (zh) * 2022-09-23 2022-12-20 西安工程大学 室温优化非晶铟镓锌氧薄膜晶体管界面的方法

Also Published As

Publication number Publication date
CN103700710B (zh) 2018-07-13

Similar Documents

Publication Publication Date Title
CN103700710A (zh) Igzo薄膜晶体管及其制备方法
US9379190B2 (en) Crystalline multilayer structure and semiconductor device
KR101456355B1 (ko) 금속 산화물의 표면 처리 방법과 박막 트랜지스터를 제조하는 방법
CN110416087A (zh) 具有钝化增强层的金属氧化物薄膜晶体管及其制作方法
CN110473906A (zh) 一种氧化镓基场效应晶体管
KR102364105B1 (ko) 공정 시간에 따른 산화물 박막 트랜지스터의 제조방법 및 그 제조방법에 의해 제조된 산화물 박막 트랜지스터
CN114256065A (zh) SiC MOSFET器件的栅氧化层的制作方法
Byrne et al. High‐performance thin‐film transistors from solution‐processed cadmium selenide and a self‐assembled multilayer gate dielectric
WO2013185433A1 (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
CN104282749A (zh) 一种半导体结构及其制造方法
CN103451611B (zh) 适用于栅介质层的低漏电流HfO2薄膜的制备方法
CN107634009A (zh) 一种GaN MOS‑HEMT器件及其制备方法
Lee et al. Heterojunction oxide thin film transistors: a review of recent advances
Shan et al. Improved high-performance solution processed In₂O₃ thin film transistor fabricated by femtosecond laser pre-annealing process
Choi et al. High-performance amorphous indium oxide thin-film transistors fabricated by an aqueous solution process at low temperature
Cho et al. Electrical and chemical stability engineering of solution-processed indium zinc oxide thin film transistors via a synergistic approach of annealing duration and self-combustion process
CN106298880B (zh) 氧化物薄膜及制备方法、晶体管及制备方法、显示背板
WO2012027987A1 (zh) 锗基器件表面处理方法
US20190157428A1 (en) Thin film transistor and manufacturing method thereof
CN104716189A (zh) 一种具有界面钝化层的锑化镓基半导体器件及其制备方法
Cho et al. Performance Enhancement of Solution‐Derived Zinc–Tin–Oxide Thin Film Transistors by Low‐Temperature Microwave Irradiation
CN102969234B (zh) 一种金属栅电极的制造方法
CN112993029A (zh) 一种提高GaN HEMT界面质量的方法
CN105355663A (zh) 一种氢钝化氧化锌基双沟道层薄膜晶体管及其制备方法
JP2004214530A (ja) Mis型化合物半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant