CN103700705A - 一种igzo电晶体结构及其制造方法、显示面板 - Google Patents
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Abstract
本发明提供本发明提供一种IGZO电晶体及其制造方法、显示面板，其中IGZO电晶体制造方法包括：在基板上制备源/漏极图案层和IGZO图案层；在IGZO沟道处制备保护层；通过等离子处理对所述源/漏电极与IGZO接触区域进行N型掺杂，形成n+IGZO区域；以及制备栅极绝缘层和栅极图案层。本发明所提供的IGZO电晶体及其制造方法、显示面板，能够避免在通过等离子处理对IGZO进行N型掺杂过程中损害IGZO沟道，有助于改善欧姆接触，提高元件特性。
Description
技术领域
本发明涉及图像显示领域，尤其涉及一种铟镓锌氧化物半导体IGZO电晶体制造方法。
背景技术
基于氧化物半导体的薄膜场效应晶体管（TFT）是未来显示领域的热点，近年来得到了广泛的研究和发展。其中，作为有源沟道层的无定形铟镓锌氧化合物（a-IGZO）薄膜，迁移率可高达80cm2/Vs（非晶硅a-Si迁移率仅0.5~0.8cm2/Vs），并且可与a-Si大尺寸量产制程兼容。因此，铟镓锌氧化物半导体IGZO在下一代液晶显示（LCD）和有机发光二极管（OLED）的潜在应用。
金属和IGZO相接触时，在界面处半导体能带弯曲，形成势垒。势垒的存在会导致大的界面电阻，即肖特基Schottky接触。Schottky电阻会导致TFT元件开态电流不足，亚阈值摆幅（Subthreshold Swing，SS）过大，元件稳定性下降，从而影响画面显示品质。所以，降低金属和IGZO的接触电阻，形成欧姆Ohmic接触，是决定半导体元件性能好坏的一个重要因素。良好的欧姆接触形成的方法之一是在与金属接触的半导体区域进行重掺杂（n+IGZO），使得界面的空乏区变窄，电子有更多的机会直穿隧（穿隧效应）。图1为标准TFT的顶栅底接触（Top Gate Bottom Contact）结构示意图，包括基板1＇、源极2＇、漏极3＇、栅极4＇、绝缘层5＇以及IGZO图案层6＇。图2为经过重掺杂的顶栅底接触结构示意图，其中在源/漏极与IGZO图案层6＇相接触的区域形成了n+IGZO区域7＇。
然而，在现有的制造方法中，尤其是在通过等离子处理对IGZO进行N型掺杂时，忽略了对IGZO沟道的保护，极易损害IGZO沟道，影响欧姆接触的效能。
发明内容
本发明所要解决的技术问题在于，提供一种IGZO电晶体结构及其制造方法、显示面板，避免在通过等离子处理对IGZO进行N型掺杂过程中，损害IGZO沟道。
为了解决上述技术问题，本发明提供一种IGZO电晶体制造方法，包括：
在基板上制备源/漏极图案层和IGZO图案层；
在IGZO沟道处制备保护层；
通过等离子处理对所述源/漏电极与IGZO接触区域进行N型掺杂，形成n+IGZO区域；以及
制备栅极绝缘层和栅极图案层。
其中，所述在IGZO沟道处制备保护层进一步包括：
在所述源/漏极图案层和IGZO图案层上利用化学气相沉积CVD沉积形成氧化硅薄膜；
在所述氧化硅薄膜上进行光阻涂布；
在掩膜下曝光及显影；
对光阻未保护的区域进行刻蚀；
光阻剥离形成保护层图形。
本发明还提供一种铟镓锌氧化物半导体IGZO电晶体制造方法，包括：
在基板上制备源/漏极图案层；
在所述源/漏极图案层上进行IGZO成膜和涂布光阻；
采用半色调光罩对光阻进行曝光，在IGZO沟道处形成保护性光阻；
通过等离子处理对所述源/漏电极与IGZO接触区域进行N型掺杂，形成n+IGZO区域；以及
制备栅极绝缘层和栅极图案层。
其中，所述采用半色调光罩对光阻进行曝光，在IGZO沟道处形成保护性光阻，进一步包括：
采用半色调光罩对源/漏极与半导体接触区域的光阻部分曝光，而使IGZO沟道处光阻不曝光；以及
用湿刻使IGZO形成图形后，用干刻将源/漏极与半导体接触区域的光阻刻蚀掉，IGZO沟道处的光阻变薄，形成保护性光阻。
其中，在形成n+IGZO区域之后，还包括将所述保护性光阻剥离的步骤。
本发明还提供一种IGZO电晶体结构，包括：
设置在基板上的源极、漏极以及IGZO；
覆盖在所述IGZO沟道上方的保护层；
在所述源极、漏极与所述IGZO 接触区域进行N型掺杂而形成的n+IGZO区域；
设置在所述保护层以及n+IGZO区域上方的栅极绝缘层；以及
设置在所述栅极绝缘层上的栅极。
其中，所述保护层为氧化硅。
本发明还提供一种显示面板，包括所述的IGZO电晶体结构。
本发明所提供的IGZO电晶体结构及其制造方法、显示面板，能够避免在通过等离子处理对IGZO进行N型掺杂过程中损害IGZO沟道，有助于改善欧姆接触，提高元件特性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是标准TFT的顶栅底接触结构示意图。
图2是经重掺杂的顶栅底接触结构示意图。
图3是本发明实施例一IGZO电晶体制造方法的流程示意图。
图4是本发明实施例二IGZO电晶体制造方法的流程示意图。
图5是本发明实施例三IGZO电晶体结构示意图。
具体实施方式
下面参考附图对本发明的优选实施例进行描述。
请参照图3所示，本发明实施例一提供一种铟镓锌氧化物半导体IGZO电晶体制造方法，包括：
步骤S21，在基板1上制备源极2（Source）、漏极3（Drain）图案层，以及IGZO图案层6；
步骤S22，在IGZO沟道处制备保护层8；
步骤S23，通过等离子处理（Plasma Treatment）对源/漏电极与IGZO接触区域进行N型掺杂，形成n+IGZO区域7；以及
步骤S24，制备栅极绝缘层5（GI）和栅极4（Gate）图案层。
本实施例增加了保护层（Protect Layer，PL）制程，对IGZO沟道进行保护。具体的，步骤S22制备保护层进一步包括：
步骤S221，在源/漏极图案层和IGZO图案层上利用化学气相沉积（Chemical Vapor Deposition，CVD）沉积形成氧化硅（SiOx）薄膜；
步骤S222，在SiOx薄膜上进行光阻涂布；
步骤S223，在掩膜下曝光及显影；
曝光及显影后的结果是，IGZO沟道上面的SiOx薄膜被光阻保护，其他区域则裸露，无光阻保护；
步骤S224，对光阻未保护的区域进行刻蚀；
步骤S225，将光阻剥离形成保护层图形。
本实施例在制程中引入了制备保护层，防止在等离子处理过程中对IGZO沟道的损害，也保证了后续制备GI层时，等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）成膜也不会损害到IGZO沟道。另外，保护层制备完成后，不会被剥离，后续制程中一直可以保护IGZO沟道不被损害。同时，由于沟道已经得到保护，后续的钝化层（Passivation Layer）的产线节拍时间（tact time）也将大大降低。
再请参照图4所示，本发明实施例二提供一种铟镓锌氧化物半导体IGZO电晶体制造方法，包括：
步骤S31，在基板1上制备源极2（Source）、漏极3（Drain）图案层；
步骤S32，在源/漏极图案层上进行IGZO 6成膜和涂布光阻9；
步骤S33，采用半色调（half-tone）光罩对光阻进行曝光，在IGZO沟道处形成保护性光阻90；
步骤S34，对源/漏极与IGZO接触区域进行等离子处理，形成n+IGZO区域7；以及
步骤S35，制备栅极绝缘层5（GI）和栅极4（Gate）图案层。
具体的，步骤S33进一步包括：
步骤S331，采用半色调光罩对源/漏极与半导体接触区域的光阻部分曝光，而使IGZO沟道处光阻不曝光；以及
步骤S332，用湿刻使IGZO形成图形后，用干刻将源/漏极与半导体接触区域的光阻刻蚀掉，IGZO沟道处的光阻变薄，形成保护性光阻。
上述步骤S331中，被曝光的部分光阻减薄，而IGZO沟道处光阻未曝光，其厚度相对于被曝光部分较厚。上述步骤S332中，在刻蚀时IGZO沟道处的光阻变薄，从而形成保护性光阻，起到对IGZO沟道进行保护的作用。
在步骤S34之后，还包括步骤S341，将光阻剥离。
本实施例通过采用半色调光罩曝光，使IGZO沟道处的光阻不曝光，在刻蚀时得以形成保护性光阻，在等离子处理过程中对IGZO沟道起到保护作用。
本发明实施例一采用SiOx做保护层，需要增加一道保护层制程，才能进行IGZO的等离子处理，所以多一道光罩，即多一次的成膜，黄光，刻蚀制程。本发明实施例二与之相比，采用半色调光罩，即部分曝光强，部分曝光弱，剩下的不曝光；强曝光部分没有光阻保护，进行刻蚀形成IGZO图形；部分曝光部分由于光阻很薄，进行等离子处理前可用O2 Plasma先将其灰化，裸露出要处理的区域，然后进行等离子处理即可，所以IGZO图案层和IGZO的等离子处理用一道制程即可完成，少一道光罩，省去一次成膜，黄光，刻蚀过程，大大降低生产成本，增加生产产能。
另外，按照本发明实施例二的方法，还可将IGZO沟道内侧与金属接触的IGZO进行等离子处理，达到改善欧姆接触的目的。
请再参照图5所示，相应于本发明实施例一，本发明实施例三提供一种IGZO电晶体结构，包括：
设置在基板1的源极2、漏极3以及IGZO 6；
覆盖在IGZO 6沟道上方的保护层8；
在源极2、漏极3与IGZO 6接触区域进行N型掺杂而形成的n+IGZO区域7；
设置在保护层8以及n+IGZO区域7上方的栅极绝缘层5；以及
设置在栅极绝缘层5上的栅极4。
其中，保护层8为氧化硅。
本实施例中，由于在IGZO电晶体结构中的IGZO 6沟道上方设置了保护层8，可以防止在等离子处理过程中对IGZO 6沟道的损害，PECVD成膜也不会损害到IGZO 6沟道。另外，保护层8制备完成后，不会被剥离，后续制程中一直可以保护IGZO 6沟道不被损害。同时，由于沟道已经得到保护，后续的钝化层（Passivation Layer）的产线节拍时间（tact time）也将大大降低。
相应于本发明实施例三，本发明实施例四提供一种显示面板，包括本发明实施例三所提供的IGZO电晶体结构，其具体结构及及有益效果请参见本发明实施例三的描述，此处不再赘述。
本发明所提供的IGZO电晶体结构及其制造方法、显示面板，能够避免在通过等离子处理对IGZO进行N型掺杂过程中损害IGZO沟道，有助于改善欧姆接触，提高元件特性。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。
Claims (8)
1.一种IGZO电晶体制造方法，包括：
在基板上制备源/漏极图案层和IGZO图案层；
在IGZO沟道处制备保护层；
通过等离子处理对所述源/漏电极与IGZO接触区域进行N型掺杂，形成n+IGZO区域；以及
制备栅极绝缘层和栅极图案层。
2.根据权利要求1所述的制造方法，其特征在于，所述在IGZO沟道处制备保护层进一步包括：
在所述源/漏极图案层和IGZO图案层上利用化学气相沉积CVD沉积形成氧化硅薄膜；
在所述氧化硅薄膜上进行光阻涂布；
在掩膜下曝光及显影；
对光阻未保护的区域进行刻蚀；
光阻剥离形成保护层图形。
3.一种IGZO电晶体制造方法，包括：
在基板上制备源/漏极图案层；
在所述源/漏极图案层上进行IGZO成膜和涂布光阻；
采用半色调光罩对光阻进行曝光，在IGZO沟道处形成保护性光阻；
通过等离子处理对所述源/漏电极与IGZO接触区域进行N型掺杂，形成n+IGZO区域；以及
制备栅极绝缘层和栅极图案层。
4.根据权利要求3所述的制造方法，其特征在于，所述采用半色调光罩对光阻进行曝光，在IGZO沟道处形成保护性光阻，进一步包括：
采用半色调光罩对源/漏极与半导体接触区域的光阻部分曝光，而使IGZO沟道处光阻不曝光；以及
用湿刻使IGZO形成图形后，用干刻将源/漏极与半导体接触区域的光阻刻蚀掉，IGZO沟道处的光阻变薄，形成保护性光阻。
5.根据权利要求4所述的制造方法，其特征在于，在形成n+IGZO区域之后，还包括将所述保护性光阻剥离的步骤。
6.一种IGZO电晶体结构，其特征在于，包括：
设置在基板（1）上的源极（2）、漏极（3）以及IGZO （6）；
覆盖在所述IGZO （6）沟道上方的保护层（8）；
在所述源极（2）、漏极（3）与所述IGZO （6）接触区域进行N型掺杂而形成的n+IGZO区域（7）；
设置在所述保护层（8）以及n+IGZO区域（7）上方的栅极绝缘层（5）；以及
设置在所述栅极绝缘层（5）上的栅极（4）。
7.根据权利要求6所述的IGZO电晶体结构，其特征在于，所述保护层（8）为氧化硅。
8.一种显示面板，其特征在于，包括如权利要求6或7所述的IGZO电晶体结构。
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