CN103680629A - 存储器的操作方法及具有该存储器的集成电路 - Google Patents

存储器的操作方法及具有该存储器的集成电路 Download PDF

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Abstract

本发明公开了一种存储器的操作方法及具有该存储器的集成电路，该操作方法包括以具有一第一字线感测电压的一存储器感测操作作多重测量，该多重测量包含一第一测量，其测量该存储器单元是否储存：(a)对应于一第一组阈值电压范围的数据，该第一组阈值电压范围由一或更多低于该第一字线感测电压的阈值电压范围所组成，或者(b)对应于一第二组阈值电压范围的数据，该第二组阈值电压范围由一或更多高于该第一字线感测电压的阈值电压范围所组成。该多重测量包含一第二测量，其测量该存储器单元的错误校正数据，该错误校正数据指示该存储器单元中的一储存的阈值电压在一特定阈值电压范围内的相对位置。

Description

存储器的操作方法及具有该存储器的集成电路
技术领域
本发明是关于对存储器执行读取操作技术领域，尤其是一种存储器的操作方法及具有该存储器的集成电路。
背景技术
典型的测量储存在存储器单元中的数据的感测操作仅指示该存储器单元中的一储存的阈值电压是否在代表不同数据值的多个阈值电压范围之一之中。结果，需有额外的感测操作以测量不只是对应于该存储器单元的特定阈值电压范围，而且是该存储器单元是否储存一相对接近该阈值电压范围的一末端的阈值电压。一个储存此种阈值电压的存储器单元较可能被错读为储存对应于相邻阈值电压范围的数据。
此种错误校正数据亦称为软讯息，是用来决定何时存储器单元的感测操作结果较可能包含不正确的结果。但是因为需要额外的感测操作，测量软数据会增加读取潜时(read latency)。
发明内容
本发明的一构想为一种存储器操作方法，包括：以一具有一第一字线感测电压的存储器感测操作对一存储器单元作多次测量。该多次测量包含一第一测量，其测量该存储器单元是否储存：
(a)对应于一第一组阈值电压范围的数据，该第一组阈值电压范围由一或更多低于该第一字线感测电压的阈值电压范围所组成，或
(b)对应于一第二组阈值电压范围的数据，该第二组阈值电压范围由一或更多高于该第一字线感测电压的阈值电压范围所组成。
该多次测量包含一第二测量，其测量该存储器单元的错误校正数据，该错误校正数据指示该存储器单元中的一储存的阈值电压在属于该第一组或第二组的一特定阈值电压范围内的相对位置。
本发明的另一构想为一具存储器的集成电路，包括：一具有多个存储器单元的存储器阵列，其储存为多个阈值电压范围之一所代表的数据，以及耦合到该存储器阵列的控制电路。该控制电路以具有一第一字线感测电压的一存储器感测操作对该存储器阵列的一存储器单元作多次测量，该多次测量的内容如本文所述。
而本发明的另一构想为一制造本文所述的集成电路的一种方法。
本发明的一进一步构想为一种对一具有一错误检查与控制(ECC)电路的存储器的读取方法，包括：
以一第一字线电压感测该存储器；
将该第一字线电压调整到一第二字线电压；以及
以该第二字线电压感测该存储器，为该ECC电路取得该存储器的数据与该存储器单元的错误校正数据，该错误校正数据指示该存储器单元中的一储存的阈值电压在一特定阈值电压范围内的相对位置。
本发明的各种实施例描述如下。
在本发明的一个实施例中，该错误校正数据指示该存储器单元是否有一储存的阈值电压位于一小于多个阈值电压范围之一的次范围内。在该多个阈值电压范围中的不同的阈值电压范围代表该存储器单元可储存的不同数据值。
在本发明的一个实施例中，响应该第一字线感测电压导致该第一测量结果超出一事先决定的误差限度的测定，以一第二字线感测电压取代该第一字线感测电压，重复对该存储器单元的该第一测量。该错误校正数据可指示该存储器单元是否有一储存的阈值电压位于该第一字线感测电压与该第二字线感测电压之间。以该第一字线感测电压所作的该第一测量的一第一结果可被舍弃，代之以以该第二字线感测电压所作的该第一测量的一第二结果。
本发明的一个实施例更包括：响应该第一字线感测电压导致该第一测量结果超出一事先决定的误差限度的测定，以一系列替换字线感测电压重复对该存储器单元的该第一测量，直到该替换字线感测电压之一导致该第一测量结果符合该事先决定的误差限度。该错误校正数据可指示该存储器单元是否有一储存的阈值电压位于两个该替换字线感测电压之间。以一较早的该系列替换字线感测电压之一所作的该第一测量的一较早的结果可被舍弃，代之以以一较后的该系列替换字线感测电压之一所作的该第一测量的一较后的结果。
在本发明的一个实施例中，该第一测量的该第一字线感测电压为在一项对该存储器单元的移动读取操作中的一个中间的字线感测电压。
附图说明
图1为一以相同的存储器感测操作作多重测量的流程图范例；
图2和图3为存储器单元的阈值电压分布图，示范在一移动读取操作中测量储存于存储器单元的数据时一个变动的字线感测电压的例子；
图4为存储器单元的一阈值电压分布图，示范在一读取操作中测量错误校正数据的一个例子；
图5为同时存入测量存储器单元中储存的数据的结果，与测量错误校正数据的结果两者的程序设计的一流程图范例；
图6和图7为包含从相同的存储器感测操作中合并测量存储器单元中储存的数据及该存储器单元中的错误校正数据的读取操作的等时线的例子；以及
图8为从相同的存储器感测操作中合并测量存储器单元中储存的数据及该存储器单元中的错误校正数据的一集成电路的方块图范例。
【符号说明】
步骤10：收到读取指令
步骤12：以默认的字线感测电压对存储器单元作感测操作
步骤14：从感测操作，测量是否存储器单元在字线感测电压之上/下的阈值电压范围存储器有数据
步骤16：储存数据的测量结果超出误差限度？
步骤18：依据误差的型态调高或调低字线感测电压
步骤20：以调整后的字线感测电压对存储器单元作感测操作
步骤22：从感测操作，测量是否存储器单元在字线感测电压之上/下的阈值电压范围存储器有数据
步骤24：从感测操作，测量错误校正数据
步骤26：储存数据的测量结果超出误差限度？
步骤28：依据被测的错误校正型态调高或调低字线感测电压
步骤30：以调整后的字线感测电压对存储器单元作感测操作
步骤32：从感测操作，测量错误校正数据
步骤34：输出对存储器单元储存数据及错误校正数据的测量结果
152：准备好编程
154：计数RL1、RL2、…
156：将数据与RL1、RL2、…编程入闪存
158：程序结束
40、42、44、46：阈值电压分布
L1、L2、L3、L4：逻辑电平
a、a’、b、c、c’：字线感测电压
162、164、166、168、170、172、174、176、178、180、182、184、186、188、190、192、194、196、198、202、204、206、208：(等时线的)时间带
100：非易失性存储器阵列
101：字线(或列)选择译码器
102：多条字线
103：位线(行)译码器及驱动器
104：多条位线
105、107：总线
106：感测放大器/数据输入结构
108：偏压配置供应电压
109：读取偏压配置状态机电路
111：数据输入线
115：数据输出线
140：逻辑电路
150：集成电路
具体实施方式
图1为一以相同的存储器感测操作作多重测量的流程图范例。
在步骤10中收到读取指令。在步骤12中以一预设的字线感测电压对一存储器单元(或者多重存储器单元)作感测操作。在步骤14中，从该感测操作的结果，对该存储器单元测量是否该存储器单元在该字线感测电压之上或之下的一阈值电压范围存储器有数据。在这项测量中，由于对被测的存储器单元栅极施加该字线感测电压，如果被测的阈值电压小于或等于该字线感测电压则有足够的电流流过该存储器单元，如果被测的阈值电压大于该字线感测电压则无足够的电流流过该存储器单元。
在步骤16中，一控制电路决定是否该测量14的一个结果超出一事先决定的误差限度。这个决定控制是否相同的感测操作可作多重测量(步骤18-26)，或是否相同的感测操作可作多重测量需要多重感测操作(步骤28-32)。
如果超出，则在步骤18中，依据误差的型态调高或调低该字线感测电压。一种误差型态为测出太多存储器单元存有对应于该字线感测电压之下的一阈值电压范围的数据。另一种误差型态为测出太多存储器单元存有对应于该字线感测电压之上的一阈值电压范围的数据。在步骤20中，以该调整后的字线感测电压对该存储器单元作另一感测操作。在步骤22中，从步骤20的感测操作，该控制电路测量是否该存储器单元在该调整后的字线感测电压之上或之下的一阈值电压范围存储器有数据。关于前述使用一变动的字线感测电压作移动读取操作，下面讨论图2和图3时会作进一步说明。
在步骤24中，亦从步骤20的感测操作，测量错误校正数据。错误校正数据的一例为该存储器单元是否存有具一在现在的字线感测电压与一先前的字线感测电压(例如紧接在前的字线感测电压)之间的一阈值电压的数据。通过将同一感测操作20的结果兼用于步骤22中的储存数据测量与步骤24中的错误校正数据测量两者，读取潜时因感测操作次数降低而降低。
在步骤26中——就如在步骤16中——一控制电路决定是否该测量步骤22的一个结果超出一事先决定的误差限度。如否，则在步骤34中输出测量结果而结束本次读取。如是，则处理流程循环返回到步骤18。
如果在步骤16中，一控制电路决定该测量14的一个结果未超出一事先决定的误差限度，则处理流程随着步骤28-32继续进行。
在步骤28中，依据被测的错误校正型态调高或调低该字线感测电压。一种错误校正型态为存储器单元所储存的数据以一在该字线感测电压之上的阈值电压范围所代表。另一种错误校正型态为存储器单元所储存的数据以一在该字线感测电压之下的阈值电压范围所代表。在步骤30中，以该调整后的字线感测电压对该存储器单元作另一感测操作。在步骤32中，从步骤30的感测操作，该控制电路测量该存储器单元是否存有具一在现在的字线感测电压与一先前的字线感测电压(例如紧接在前的字线感测电压)之间的一阈值电压的数据。
关于这项使用一变动的字线感测电压作错误校正数据的测量，下面讨论图4时会作进一步说明。在步骤34中测量结果被输出而结束本次读取。
图2和图3为存储器单元的阈值电压分布图，示范在一移动读取操作中测量储存于存储器单元的数据时一个变动的字线感测电压的例子。
虽然图2显示一具有四个逻辑电平的多阶单元的阈值电压分布，其他的实施例针对一简单的二阶单元，或是一具有超过四个逻辑电平的多阶单元。图2有四个阈值电压分布40、42、44和46分别对应四个逻辑电平L1(位11)、L2(位10)、L3(位00)和L4(位01)。
一具有字线感测电压b 50的感测操作伴随有一对于该存储器单元是否储存一对应于一在字线感测电压b 50之上(例如L3和L4)或之下(例如L1和L2)的阈值电压范围的阈值电压代表数据的测量。
一具有字线感测电压a 48的感测操作伴随有一对于该存储器单元是否储存一对应于一在字线感测电压a 48之上(例如L2)或之下(例如L1)的阈值电压范围的阈值电压代表数据的测量。
一具有字线感测电压c 52的感测操作伴随有一对于该存储器单元是否储存一对应于一在字线感测电压c 52之上(例如L4)或之下(例如L3)的阈值电压范围的阈值电压代表数据的测量。
图3说明一移动读取操作的更多细节。默认的字线发送电压a 60和c70显著地非最佳，因为它们并不具有阈值电压范围之间的居中值。
在将数据编程入存储器之前，先计算一页中阈值电压(Vt)低于每一字线(WL)感测电压(a，b，c)的单元数目。
RL1为位于L1的单元数目(Vt低于WL感测电压a)。
RL2为位于L1和L2的单元数目(Vt低于WL感测电压b)。
RL3为位于L1、L2和L3的单元数目(Vt低于WL感测电压c)。
在一个例子中，读取第二数据位需要两个WL感测电压。首先，WL感测电压设定在WL感测电压a，而感测结果(TL1)的位“1”被计数。TL1指出Vt低于WL感测电压a的单元数目。
定义ΔL1＝RL1-TL1。如果ΔL1小于一事先决定的误差限度(例如-M1＜ΔL1＜M2)，则已找到一最佳的WL感测电压。否则，调整该WL感测电压，直到在电平L1和L2的阈值电压范围间找到一最佳的WL感测电压a’。在图3中，默认的WL感测电压a 60被调整了两次(62然后64)，直到达到一最佳的WL感测电压a’。
然后，WL感测电压设定在WL感测电压c，而相同步骤经重复以在电平L3和L4的阈值电压范围间找出一最佳的WL感测电压c’。在图3中，默认的WL感测电压c 70被调整了两次(72然后74)，直到达到一最佳的WL感测电压c’。
图4为存储器单元的一阈值电压分布图，示范在一读取操作中测量错误校正数据的一个例子。
读取两个数据位的第二数据位需要一第二读取操作。该二WL感测电压值为a和c。如果该阈值电压位于L2或L3，该第二数据位被译码为0；否则该第二数据位被译码为1。
一具有接近一最佳WL感测电压的阈值电压(Vt)的存储器单元有较高的机率具有误差。据此测量在一阈值电压范围内的相对位置，因为接近该阈值电压范围的一边缘的一相对位置有较高的机率具有误差，而接近该阈值电压范围中间的一相对位置有较低的机率具有误差。该多重读取操作帮助识别哪个单元有较高的误差机率。误差机率为低密度奇偶检查(LDPC)码所用的错误校正，或称软讯息。
每一存储器单元有其特有的阈值电压。该软讯息为关于一存储器单元有一误差的机率的数据。例如，如果读取电压为3V，一具有接近3V的阈值电压的存储器单元有高误差机率，由于它太接近该读取电压。相反地，一阈值电压离3V很远的存储器单元有低误差机率。每一存储器单元有其特有的软讯息。
下面是一个例子，如果一存储器单元的阈值电压低于3V，则储存数据“1”，而如果该存储器单元的阈值电压高于3V，则储存数据“0”。因此，如果要储存数据“0”，一存储器单元的阈值电压可以编程为4V。
然而，噪声源很多，例如编程干扰(program disturb)、读取干扰(readdisturb)等等。每一存储器单元的阈值电压可能变动。例如，该阈值电压可能从4V变动到3.5V、从4V变动到3.2V等等。
如果一存储器单元有一阈值电压3.2V，比起4V，它有一较高的误差机率，由于在数据“0”阈值电压范围内的一相对位置较接近3V，也就是该阈值电压范围的末端。软讯息经由对一存储器单元的阈值电压的区域的知识获得。换句话说，该软讯息指示一存储器单元的阈值电压如何被影响(从4V变动到3.2V)。既然每一存储器单元的阈值电压的变动距离不同，则每一存储器单元有其特有的软讯息。
若知每一存储器单元的实际阈值电压值，可将最精确的机率指派给每一存储器单元。但是，这样可能在时间延迟或电路复杂度方面造成高额负担。为了简化这个过程，可在多个区域(或称窄阈值电压范围)定义阈值电压，将同样的机率指派给在同一区域中的存储器单元。
为了要对WL感测电压a 80得到软讯息，以WL感测电压a-L1 82与a-R1 86进行额外感测操作(如需更多软讯息，使用WL感测电压a-L2 84与a-R2 88)。对WL感测电压c 90执行类似的感测操作，以WL感测电压c-L1 92与c-R1 96进行额外感测操作(如需更多软讯息，使用WL感测电压c-L2 94与c-R2 98)。两个感测结果的差别指出是否一特定的储存的阈值电压位于两感测电压之间的窄阈值电压范围之内。这项多重读取操作可定义重叠区，即两个分布的重叠处，以一微粒的方式帮助产生该软讯息，或LDPC码所用的误差机率。
下面的一个多阶单元(MLC)范例结合该移动读取操作与额外的读取操作。
为了读取该第二数据位，需要两个WL感测电压。首先，将WL感测电压设定为a，而感测结果(TL1)的“1”的数目被计数。TL1指出Vt低于a的单元数目。
控制电路计算ΔL1＝RL1-TL1，有三种状况：
状况1：-M1＜ΔL1＜M2；
状况2：ΔL1＞M2；及
状况3：ΔL1＜-M1。
据了解，在两种状况之间的边界状况可被分类为两种有此边界的状况中的任一种。每一种状况的细节在下文中进一步讨论。
状况1：ΔL1代表误差小于一事先决定的误差限度(例如，-M1＜ΔL1＜M2)。已找到一最佳的WL感测电压。以WL感测电压a-L1与a-R1进行额外读取以获得软讯息。如需更多软讯息，再使用WL感测电压a-L2与a-R2进行额外读取。
状况2：ΔL1为太大的正数(ΔL1＞M2)。
这种状况代表感测结果(TL1)的“1”的数目太小。所以该WL感测电压向较高的Vt方向增加。该感测结果储存于一缓冲器以备后用。
以较高的WL感测电压重复该感测操作，且TL1再度被计数。
如果ΔL1代表误差小于一事先决定的误差限度，一最佳的WL感测电压(a’)已找到。由于先前的感测结果已储存，目前的感测操作测量a’-L1的感测结果。两个感测结果的差别指出是否一特定的储存的阈值电压位于两感测电压之间的窄阈值电压范围之内。将该WL感测电压调整到a’-R1并重复该感测操作以测量剩下的软讯息。两个感测结果的差别指出是否一特定的储存的阈值电压位于两感测电压之间的窄阈值电压范围之内。
如果ΔL1代表误差大于事先决定的误差限度，以当前的感测结果取代在缓冲器中的先前感测结果。增加该WL感测电压且重复该感测操作。
继续该步骤直到找到一最佳的WL感测电压(a’)。然后调整该WL感测电至a’-R1且重复该感测操作以测量剩下的软讯息。
在状况2中，不需要使用WL感测电压a’-L1的额外感测，因为对应的软讯息在搜寻一最佳的WL感测电平及测量储存的数据的移动读取操作中已测量了。
状况3：ΔL1为太小的负数(ΔL1＜-M1)。
这种状况代表感测结果(TL1)的“1”的数目太大。所以该WL感测电压向较低的Vt方向降低。该感测结果储存于一缓冲器以备后用。
以较低的WL感测电压重复该感测操作，且TL1再度被计数。
如果ΔL1代表误差小于一事先决定的误差限度，一最佳的WL感测电压(a’)已找到。由于先前的感测结果已储存，目前的感测操作测量a’-R1的感测结果。该不同的感测电压为区域(或称窄阈值电压范围)的分界线。两个感测结果的差别指出是否一特定的储存的阈值电压位于两感测电压之间的窄阈值电压范围之内。将该WL感测电压调整到a’-L1并重复该感测操作以测量剩下的软讯息。两个感测结果的差别指出是否一特定的储存的阈值电压位于两感测电压之间的窄阈值电压范围之内。
如果ΔL1代表误差大于事先决定的误差限度，以当前的感测结果取代在缓冲器中的先前感测结果。降低该WL感测电压且重复该感测操作。
继续该步骤直到找到一最佳的WL感测电压(a’)。然后调整该WL感测电至a’-L1且重复该感测操作以测量剩下的软讯息。
在状况3中，不需要使用WL感测电压a’-R1的额外感测，因为对应的软讯息在搜寻一最佳的WL感测电平及测量储存的数据的移动读取操作中已测量了。
每一存储器单元有其特有的软讯息。软讯息可以一个单元一个单元地测量，也可以对整个存储器页一起测量。
图5为同时存入测量存储器单元中储存的数据的结果，与测量错误校正数据的结果两者的程序设计的一流程图范例。
在步骤152中，测量了储存在存储器单元中的数据与错误校正数据后，电路已准备好将两种型态的测量数据编程在存储器中。在步骤154中，作软数据计数，例如，数据格的数目分别计数在RL1、RL2和RL3中。在步骤156中，将储存在存储器单元中的数据与诸如RL1、RL2和RL3的存储器单元计数的软数据编程入存储器。
图6和图7为包含从相同的存储器感测操作中合并测量存储器单元中储存的数据及该存储器单元中的错误校正数据的读取操作的等时线(timeline)的例子。
在时间带162中，存储器输入端收到读取指令，在时间带164中，以该默认字线感测电压“a”进行感测操作。从该感测操作测量是否存储器单元存有在字线感测电压之上/下的阈值电压范围内的数据。控制电路测量是否该存储器单元存有在调整后的字线感测电压之上或之下的阈值电压范围内的数据。在时间带166中，一控制电路通过计数与计算ΔL1，从同一感测操作中决定是否该测量的一结果超出一事先决定的误差限度。误差类型由ΔL1的正负号决定。在这个例子中，测量结果超出一事先决定的误差限度，因此该字线感测电压将被调整以重复该测量，而调整的方向由ΔL1的正负号决定。
在时间带168中，以一调整后的字线感测电压进行感测操作。再次地，从该感测操作测量该存储器单元内储存的数据。从这个时候开始，因为感测操作是以不同的字线感测电压进行，又从同一感测操作测量是否该存储器单元的阈值电压落在现在的字线发送电压和一先前的字线发送电压之间的范围的错误校正数据。再次地，在时间带170中，从同一感测操作，该控制电路通过计数与计算ΔL1，决定是否该测量的一结果超出一事先决定的误差限度。在这个例子中，测量结果再次超出一事先决定的误差限度，因此该字线感测电压将被调整以重复该测量，而调整的方向由ΔL1的正负号决定。
在时间带172中，以一调整后的字线感测电压“a’-L1”进行感测操作。再次地，又从同一感测操作测量该存储器单元内储存的数据，与是否该存储器单元的阈值电压落在现在的字线发送电压和一先前的字线发送电压之间的范围的错误校正数据。再次地，在时间带174中，从该感测操作，该控制电路通过计数与计算ΔL1，决定是否该测量的一结果超出一事先决定的误差限度。在这个例子中，测量结果再次超出一事先决定的误差限度，因此该字线感测电压将被调整以重复该测量，而调整的方向由ΔL1的正负号决定。
在时间带176中，以一调整后的字线感测电压“a’”进行感测操作。再次地，又从同一感测操作测量该存储器单元内储存的数据，与是否该存储器单元的阈值电压落在现在的字线发送电压和一先前的字线发送电压之间的范围的错误校正数据。再次地，在时间带178中，从该感测操作，该控制电路通过计数与计算ΔL1，决定是否该测量的一结果超出一事先决定的误差限度。在这个例子中，测量结果终于落在一事先决定的误差限度内，因此该字线感测电压无须调整以重复测量储存在存储器单元内的数据。但是，该字线感测电压将被调整以测量额外的错误校正数据，而该调整的方向由已收集的错误校正数据的类型及剩下来要收集的错误校正数据的类型来决定。
在时间带180中，以一调整后的字线感测电压a’-R1进行感测操作。从该感测操作，该控制电路决定测量是否该存储器单元的阈值电压落在现在的字线发送电压和一先前的字线发送电压之间的范围的错误校正数据。
时间带182-198重复前面的时间带164-180，但以默认字线感测电压“c”取代“a”。
在时间带202中，储存数据的测量结果已准备好。在时间带204中，将储存数据的测量结果输出。在时间带206中，错误校正数据的测量结果已准备好。在时间带208中，将错误校正数据的测量结果输出。
随后，可进行错误校正。该错误校正可在一组单元，例如一存储器页的全部，或一存储器页的一部分上进行。
图8为从相同的存储器感测操作中合并测量存储器单元中储存的数据及该存储器单元中的错误校正数据的一集成电路的方块图范例。
一集成电路150包含一存储器阵列100。一字线(或列)选择译码器101与被沿着存储器阵列100中的列安置的多条字线102耦合并作电性联通。一位线(行)译码器及驱动器103与被沿着存储器阵列100中的行安置的多条位线104耦合并作电性联通，以便从存储器阵列100中的存储器单元读取或写入数据。地址通过总线105提供给该字线译码器及驱动器101与该位线译码器103。方块106中的感测放大器及数据输入结构经由总线107耦合到该位线译码器103。数据经由数据输入线111从该集成电路150上的输入/输出端口供给至方块106中的数据输入结构。数据经由数据输出线115从方块106中的感测放大器供给至该集成电路150上的输入/输出端口，或至该集成电路150内部或外部的其他数据目的地。编程、擦除与读取偏压配置状态机电路109控制偏压配置供应电压108，且于擦除时采取一恢复偏压配置。状态机电路109还包含逻辑电路140，其调整字线电压，并以同样的存储器感测操作作多重存储器测量。该多重存储器测量测定储存在存储器单元内的数据并且为该存储器单元产生诸如错误校正数据等的软讯息。
在一个实施例中，存储器芯片直接将软数据的感测结果送至控制器，而该软数据的计算在该存储器芯片之外进行。该软数据可被存于该存储器芯片之外的控制器内的一缓冲器或其他储存器中。该芯片外缓冲器对该存储器芯片要求的负担较小，但是增加传送时间。
在另一个实施例中，存储器芯片在存储器芯片上执行该软数据的计算，而将计算出的机率送至控制器。该软数据可被存于该存储器芯片上的一缓冲器或其他储存器中。该芯片内缓冲器对该存储器芯片要求的负担较多，但是减少传送时间。
为该软数据，比起特征为该软数据的原始数据，该缓冲器或其他储存器可能需要一较大的储存空间，因为该数据代表误差机率，而对一原始数据位其可能为多重位。当数据的一页从该存储器阵列中被读取时，该页数据对应的软数据被储存于一缓冲器中。
不同的实施例有以下的变化：一不同的WL感测电平调整次数；重新排列的步骤，一或更多加入的步骤，及/或在图6-图7的读取序列中一或更多删除的步骤；在一或更多位置的一或更多步骤的执行(例如，在一外部的快闪控制器中「计数与计算」的步骤)。
本发明可用于各种存储器，且可以硬件、软件及/或固件(firmware)实施。本发明可在一诸如存储器管理单元(MMU)、中央处理单元(CPU)及/或硬件IP的系统的一或更多层中实施。
本发明可用于单阶单元(SLC)或多阶单元(MLC)。各种实施例涵盖不同数目的位/单元。
这项技术适合用于有一寿命限制的存储器，例如反及快闪(NANDflash)、非或快闪(NOR flash)、相位改变存储器、磁性随机存取存储器及电阻性随机存取存储器(resistive RAM)。
各种实施例将该软数据应用于错误校正使得执行一算法(例如ECC)后无误差留存；及/或实施误差缩减使得误差虽留存但减少，例如将该感测电压调整到一最佳的电压。
以上所述者仅为本发明的较佳实施例，举凡熟悉本案技艺的人士，在爰依本案精神所作的等效修饰或变化，皆应涵盖于随附权利要求范围内。

Claims (21)

1.一种存储器操作方法，包括：
以一具有一第一字线感测电压的存储器感测操作对一存储器单元作多次测量，该多次测量包含：
(i)一第一测量，其测量该存储器单元是否储存：
(a)对应于一第一组阈值电压范围的数据，该第一组阈值电压范围由一或更多低于该第一字线感测电压的阈值电压范围所组成，或
(b)对应于一第二组阈值电压范围的数据，该第二组阈值电压范围由一或更多高于该第一字线感测电压的阈值电压范围所组成，以及
(ii)一第二测量，其测量该存储器单元的错误校正数据，该错误校正数据指示该存储器单元中的一储存的阈值电压在属于该第一组或第二组的一特定阈值电压范围内的相对位置。
2.根据权利要求1所述的方法，其中该错误校正数据指示该存储器单元是否有一储存的阈值电压位于一小于多个阈值电压范围之一的次范围内，在该多个阈值电压范围中的不同的阈值电压范围代表该存储器单元可储存的不同数据值。
3.根据权利要求1所述的方法，更包括：
响应该第一字线感测电压导致该第一测量结果超出一事先决定的误差限度的测定，以一第二字线感测电压取代该第一字线感测电压，重复对该存储器单元的该第一测量。
4.根据权利要求3所述的方法，其中该错误校正数据指示该存储器单元是否有一储存的阈值电压位于该第一字线感测电压与该第二字线感测电压之间。
5.根据权利要求3所述的方法，其中以该第一字线感测电压所作的该第一测量的一第一结果被舍弃，代之以以该第二字线感测电压所作的该第一测量的一第二结果。
6.根据权利要求1所述的方法，更包括：
响应该第一字线感测电压导致该第一测量结果超出一事先决定的误差限度的测定，以一系列替换字线感测电压重复对该存储器单元的该第一测量，直到该替换字线感测电压之一导致该第一测量结果符合该事先决定的误差限度。
7.根据权利要求6所述的方法，其中该错误校正数据指示该存储器单元是否有一储存的阈值电压位于两个该替换字线感测电压之间。
8.根据权利要求6所述的方法，其中以一较早的该系列替换字线感测电压之一所作的该第一测量的一较早的结果被舍弃，代之以以一较后的该系列替换字线感测电压之一所作的该第一测量的一较后的结果。
9.根据权利要求1所述的方法，其中该第一测量的该第一字线感测电压为在一项对该存储器单元的移动读取操作中的一个中间的字线感测电压。
10.根据权利要求1所述的方法，其中该错误校正数据被用于对该存储器单元的错误校正与误差缩减之中的至少其一。
11.一种具有存储器的集成电路，包括：
一具有多个存储器单元的存储器阵列，其储存为多个阈值电压范围之一所代表的数据；以及
耦合到该存储器阵列的控制电路，该控制电路以具有一第一字线感测电压的一存储器感测操作对该存储器阵列的一存储器单元作多次测量，该多次测量包含：
(i)一第一测量，其测量该存储器单元是否储存：
(a)对应于一第一组阈值电压范围的数据，该第一组阈值电压范围由一或更多低于该第一字线感测电压的阈值电压范围所组成，或
(b)对应于一第二组阈值电压范围的数据，该第二组阈值电压范围由一或更多高于该第一字线感测电压的阈值电压范围所组成，以及
(ii)一第二测量，其测量该存储器单元的错误校正数据，该错误校正数据指示该存储器单元中的一储存的阈值电压在属于该第一组或第二组的一特定阈值电压范围内的相对位置。
12.根据权利要求11所述的电路，其中该错误校正数据指示该存储器单元是否有一储存的阈值电压位于一小于多个阈值电压范围之一的次范围内，在该多个阈值电压范围中的不同的阈值电压范围代表该存储器单元可储存的不同数据值。
13.根据权利要求11所述的电路，更包括：
响应该第一字线感测电压导致该第一测量结果超出一事先决定的误差限度的测定，以一第二字线感测电压取代该第一字线感测电压，重复对该存储器单元的该第一测量。
14.根据权利要求13所述的电路，其中该错误校正数据指示该存储器单元是否有一储存的阈值电压位于该第一字线感测电压与该第二字线感测电压之间。
15.根据权利要求13所述的电路，其中以该第一字线感测电压所作的该第一测量的一第一结果被舍弃，代之以以该第二字线感测电压所作的该第一测量的一第二结果。
16.根据权利要求11所述的电路，更包括：
响应该第一字线感测电压导致该第一测量结果超出一事先决定的误差限度的测定，以一系列替换字线感测电压重复对该存储器单元的该第一测量，直到该替换字线感测电压之一导致该第一测量结果符合该事先决定的误差限度。
17.根据权利要求16所述的电路，其中该错误校正数据指示该存储器单元是否有一储存的阈值电压位于两个该替换字线感测电压之间。
18.根据权利要求16所述的电路，其中以一较早的该系列替换字线感测电压之一所作的该第一测量的一较早的结果被舍弃，代之以以一较后的该系列替换字线感测电压之一所作的该第一测量的一较后的结果。
19.根据权利要求11所述的电路，其中该错误校正数据被用于对该存储器单元的错误校正与误差缩减之中的至少其一。
20.一种对一具有一错误检查与控制(ECC)电路的存储器的读取方法，包括：
以一第一字线电压感测该存储器；
将该第一字线电压调整到一第二字线电压；以及
以该第二字线电压感测该存储器，为该错误检查与控制(ECC)电路取得该存储器的数据与该存储器单元的错误校正数据。
21.根据权利要求20所述的方法，其中该错误校正数据指示该存储器单元中的一储存的阈值电压在一特定阈值电压范围内的相对位置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097028A (zh) * 2014-05-13 2015-11-25 三星电子株式会社 包括非易失性存储器件的存储装置和该器件的读取方法
CN108305660A (zh) * 2017-01-13 2018-07-20 三星电子株式会社 用于以优化读取电压读取数据的非易失性存储器设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201322075D0 (en) 2013-12-13 2014-01-29 Ibm Device for selecting a level for at least one read voltage
US9965345B2 (en) 2014-09-24 2018-05-08 Macronix International Co., Ltd. Health management of non-volatile memory
US9251909B1 (en) 2014-09-29 2016-02-02 International Business Machines Corporation Background threshold voltage shifting using base and delta threshold voltage shift values in flash memory
US9563373B2 (en) 2014-10-21 2017-02-07 International Business Machines Corporation Detecting error count deviations for non-volatile memory blocks for advanced non-volatile memory block management
US10365859B2 (en) 2014-10-21 2019-07-30 International Business Machines Corporation Storage array management employing a merged background management process
US9990279B2 (en) 2014-12-23 2018-06-05 International Business Machines Corporation Page-level health equalization
US10339048B2 (en) 2014-12-23 2019-07-02 International Business Machines Corporation Endurance enhancement scheme using memory re-evaluation
US10289484B2 (en) * 2016-09-16 2019-05-14 Micron Technology, Inc. Apparatuses and methods for generating probabilistic information with current integration sensing
TWI672702B (zh) * 2018-09-28 2019-09-21 衡宇科技股份有限公司 訓練人工智慧估測儲存裝置的感測電壓的方法
US11017866B2 (en) * 2019-09-03 2021-05-25 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory using final bake in predetermined program state
US11769558B2 (en) 2021-06-08 2023-09-26 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783176A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储装置及其操作方法
US20110235415A1 (en) * 2010-03-29 2011-09-29 Min Gun Park Read method for nonvolatile memory device, and data storage system using the same
WO2011142799A2 (en) * 2010-05-12 2011-11-17 Micron Technology, Inc. Determining and using soft data in memory devices and systems
US20110317488A1 (en) * 2010-06-23 2011-12-29 Phison Electronics Corp. Data reading method and control circuit and memory controller using the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903265A (en) * 1987-11-12 1990-02-20 Motorola, Inc. Method and apparatus for post-packaging testing of one-time programmable memories
US6751766B2 (en) * 2002-05-20 2004-06-15 Sandisk Corporation Increasing the effectiveness of error correction codes and operating multi-level memory systems by using information about the quality of the stored data
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US7966550B2 (en) 2007-03-31 2011-06-21 Sandisk Technologies Inc. Soft bit data transmission for error correction control in non-volatile memory
WO2008121577A1 (en) 2007-03-31 2008-10-09 Sandisk Corporation Soft bit data transmission for error correction control in non-volatile memory
US7966546B2 (en) 2007-03-31 2011-06-21 Sandisk Technologies Inc. Non-volatile memory with soft bit data transmission for error correction control
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
US8054691B2 (en) 2009-06-26 2011-11-08 Sandisk Technologies Inc. Detecting the completion of programming for non-volatile storage
FR2980321A1 (fr) * 2011-09-21 2013-03-22 St Microelectronics Rousset Detecteur de courant autorisant une large plage de tension d'alimentation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783176A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储装置及其操作方法
US20110235415A1 (en) * 2010-03-29 2011-09-29 Min Gun Park Read method for nonvolatile memory device, and data storage system using the same
WO2011142799A2 (en) * 2010-05-12 2011-11-17 Micron Technology, Inc. Determining and using soft data in memory devices and systems
US20110317488A1 (en) * 2010-06-23 2011-12-29 Phison Electronics Corp. Data reading method and control circuit and memory controller using the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097028A (zh) * 2014-05-13 2015-11-25 三星电子株式会社 包括非易失性存储器件的存储装置和该器件的读取方法
CN105097028B (zh) * 2014-05-13 2021-07-23 三星电子株式会社 包括非易失性存储器件的存储装置和该器件的读取方法
CN108305660A (zh) * 2017-01-13 2018-07-20 三星电子株式会社 用于以优化读取电压读取数据的非易失性存储器设备
CN108305660B (zh) * 2017-01-13 2022-04-26 三星电子株式会社 用于以优化读取电压读取数据的非易失性存储器设备

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