CN103631297A - 低压输出带隙基准电路 - Google Patents

Abstract

提供一种低压输出带隙基准电路。所述低压输出带隙基准电路包括带隙基准电压产生电路以及负反馈环路，其中，所述负反馈环路包括：第三PMOS晶体管、第四NMOS晶体管、第三双极性晶体管、第四电阻器、第五电阻器以及第二运算放大器。所述低压输出带隙基准电路能够提供与温度无关的低压输出。

Description

低压输出带隙基准电路

技术领域

本发明涉及一种带隙基准电路，更具体地讲，涉及一种能够提供与温度无关的低压输出的带隙基准电路。

背景技术

图1是示出现有技术的传统带隙基准电路的电路图。如图1所示，传统带隙基准电路包括运算放大器OP1、PMOS晶体管M1和M2、双极性晶体管Q1和Q2、以及电阻器R1、R2和R3。传统带隙基准电路的原理是将两个分别具有正、负温度系数的电压，乘以一定的比例系数后相迭加，产生一个与温度无关的基准电压，如等式1所示：

V_bgr＝V₁+αV₂  ……(1)，

其中V_bgr为带隙基准电路的输出电压，V₁和V₂为具有正、负温度系数的电压，通常情况下是利用双极性晶体管的V_EB和ΔV_EB实现。以下将进一步描述对传统带隙基准电路的工作原理。

在传统带隙基准电路中，PMOS晶体管M1和M2具有相同尺寸，双极性晶体管Q1和Q2的发射极-基极面积比为N∶1。在不考虑运算放大器OP1的失调电压的情况下，输出的基准电压如等式2所示：

$V_{\mathrm{bgr}}=V_{\mathrm{EB}2}+\frac{R_2}{R_1}(V_{\mathrm{EB}2}-V_{\mathrm{EB}1})......\left(2\right),$

其中V_EB1和V_EB2为双极性晶体管Q1和Q2的发射极-基极电压差。

对于双极性晶体管来说，它的电流电压关系如等式3所示：

$I_c=I_S\·e^{\frac{q{V}_{\mathrm{EB}}}{k\·T}}......\left(3\right),$

因此，可得到等式(4)：

$V_{\mathrm{EB}}=\frac{k\·T}{q}\·\ln \left(\frac{I_c}{I_s}\right)=V_T\·\ln \left(\frac{I_c}{I_s}\right)......\left(4\right),$

在等式(4)中，I_s为饱和电流，而V_T＝k·T/q，其中，q是电子电荷量，k是玻尔兹曼常数，T为以开尔文为单位的pn结温度，V_EB为发射极-基极电压差。等式(4)是双极性晶体管的电压电流关系等式。该等式具有普遍性。因此，q可以表示双极性晶体管(例如，Q1和Q2)的电子电荷量，pn结指的是双极性晶体管(例如，Q1和Q2)的pn结。

考虑到M1和M2是具有相同尺寸的PMOS晶体管，在忽略MOS管的沟道调制效应的情况下，图1中的I₁＝I₂。

另外由于Q1和Q2的发射极-基极面积比为N∶1，因此可得到等式(5)和等式(6)：

$V_{\mathrm{EB}2}-V_{\mathrm{EB}1}=V_T\·\ln \left(\frac{I_c}{I_s}\right)-V_T\·\ln \left(\frac{I_c}{N\·I_s}\right)=V_T\·\ln N......\left(5\right),$

$V_{\mathrm{bgr}}=V_{\mathrm{EB}2}+\frac{R_2}{R_1}\·V_T\·\ln N......\left(6\right),$

由于V_EB和V_T分别为具有负和正的温度系数，因此通过选取适当的1_nN·R₂/R₁，理想上可以得到具有零温度系数的基准电压。

然而，在如上所述的传统带隙基准电路中，会存在如下一些问题。

首先，对等式(6)的左右两边关于温度进行求导，由于V_T＝k·T/q，因此可以得到等式(7)

$\frac{\∂V_{\mathrm{bgr}}}{\∂T}=\frac{\∂V_{\mathrm{EB}3}}{\∂T}+\frac{R_2}{R_1}\·\frac{k}{q}\·\ln n......\left(7\right),$

在室温下，

k/q≈+0.087mV/°K，其中K为温度的计量单位开尔文。当选取In N·R₂/R₁≈17.2，则

近似为0。这时，可以得到带隙基准电压，如等式(8)所示：

V_bgr＝V_EB+7.2·V_T≈1.25V  ……(8)，

从等式(8)可以看出，图1所示的传统带隙基准电路产生的基准电压约为1.25V。因此，图1中的传统带隙基准电路不能在低于1.25V的电源电压下工作，也不可能提供低于1.2V的基准电压。

然而，随着集成电路特征尺寸的不断减小，电源电压不断降低，当电源电压低于1.5V时，传统带隙基准源电路已经无法工作。目前的带隙基准电路被越来越多的要求在1V左右的电源电压下工作，并且能够为一些模拟电路单元提供低于1V的基准电压，低压带隙基准源模块广泛的应用于模拟和混合集成电路中，如A/D、D/A转换器等。

为此，需要一种能够提供与温度无关的低压输出的带隙基准电路。

发明内容

本发明的多个方面在于至少解决上述问题和/或缺点，并至少提供以下描述的优点。因此，本发明的一方面在于提供一种具有与温度无关且低于1V的输出电压的低压输出带隙基准电路。

根据本发明的一方面，提供了一种低压输出带隙基准电路，包括带隙基准电压产生电路以及负反馈环路，其特征在于，所述负反馈环路包括：第三PMOS晶体管、第四NMOS晶体管、第三双极性晶体管、第四电阻器、第五电阻器以及第二运算放大器，其中，第三PMOS晶体管的栅极连接到包括在带隙基准电压产生电路中的第一运算放大器的输出端，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端；第五电阻器的第一端连接到低压输出带隙基准电路的输出端，第二端连接到第二运算放大器的正向输入端和第三双极性晶体管的发射极；第三双极性晶体管的基极和集电极接地；第四NMOS晶体管的栅极连接到第二运算放大器的输出端，源极连接到第四电阻器的第一端，漏极连接到低压输出带隙基准电路的输出端；第四电阻器R4的第二端接地；第二运算放大器的反向输入端连接到第四电阻器的第一端。

所述带隙基准电压产生电路可包括第一运算放大器、第一PMOS晶体管、第二PMOS晶体管、第一双极性晶体管、第二双极性晶体管、第一电阻器、第二电阻器和第三电阻器，其中，第四电阻器的阻值大于第五电阻器的阻值，第一电阻器的阻值小于第五电阻器的阻值，第二电阻器和第三电阻器的阻值相等并且大于第一电阻器的阻值。

第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管可具有相同的尺寸。

低压输出带隙基准电路的输出电压可根据以下等式计算：

$V_{\mathrm{BGR}}=(\mathrm{\Δ}{V}_{\mathrm{EB}}\frac{R_5\·R_4}{R_1(R_4-R_5)}+V_{\mathrm{EB}3})\·(1-\frac{R_5}{R_4}),$

其中，ΔV_EB＝V_EB2-V_EB1，其中，V_BGR表示低压输出带隙基准电路的输出电压，V_EB2和V_EB1分别表示第二双极性晶体管和第一双极性晶体管的发射极-基极电压差，V_EB3表示第三双极性晶体管的发射极基极电压差，R₁、R₄和R₅分别表示第一电阻器、第四电阻器和第五电阻器的阻值。

根据本发明的另一方面，提供了另外一种低压输出带隙基准电路，包括带隙基准电压产生电路以及输出电路，其特征在于，所述输出电路包括：第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七NMOS晶体管、第三双极性晶体管、第四电阻器、第五电阻器以及第二运算放大器，其中，第二运算放大器、第四电阻器和第七NMOS晶体管构成负反馈环路，其中，第三PMOS晶体管的栅极连接到包括在带隙基准电压产生电路中的第一运算放大器的输出端，源极连接到电源VDD，漏极连接到第二运算放大器的正向输入端；第三双极性晶体管的基极和集电极接地，发射极连接到第二运算放大器的正向输入端；第四电阻器的第一端连接到第二运算放大器的反向输入端，第二端接地；第七NMOS晶体管的栅极连接到第二运算放大器的输出端，源极连接到第二运算放大器的反向输入端；第四PMOS晶体管的栅极和漏极连接到第七NMOS晶体管的漏极，源极连接到电源VDD；第五PMOS晶体管的栅极连接到第四PMOS晶体管的栅极，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端；第六PMOS晶体管的栅极连接到第三PMOS晶体管的栅极，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端；第五电阻器的第一端连接到低压输出带隙基准电路的输出端，第二端接地。

所述带隙基准电压产生电路可包括第一运算放大器、第一PMOS晶体管、第二PMOS晶体管、第一双极性晶体管、第二双极性晶体管、第一电阻器、第二电阻器和第三电阻器，其中，第四电阻器的阻值大于第五电阻器的阻值，第一电阻器的阻值小于第五电阻器的阻值，第二电阻器和第三电阻器的阻值相等并且大于第一电阻器的阻值。

第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第六PMOS晶体管可具有相同的尺寸。

低压输出带隙基准电路的输出电压可根据以下等式计算：

$V_{\mathrm{BGR}}=R_5(\frac{V_{\mathrm{EB}3}}{R_4}+\frac{V_T\·\ln N}{R_1})=\frac{R_5}{R_4}(V_{\mathrm{EB}3}+\frac{R_4}{R_1}\·V_T\·\ln N),$

其中，V_T＝k·T/q，q是电子电荷量，k是玻尔兹曼常数，T为以开尔文为单位的pn结温度，其中，V_BGR表示低压输出带隙基准电路的输出电压，V_EB3表示第三双极性晶体管的发射极-基极电压差，R₁、R₄和R₅分别表示第一电阻器、第四电阻器和第五电阻器的阻值，N表示第一双极性晶体管Q1和第二双极性晶体管Q2的发射极-基极面积比。

附图说明

通过下面结合附图对实施例进行的描述，本发明的这些和/或其他方面和优点将会变得清楚和更易于理解，其中：

图1是示出现有技术的传统带隙基准电路的电路图；

图2是示出根据本发明实施例的低压输出带隙基准电路的电路图；

图3是示出根据本发明另一实施例的低压输出带隙基准电路的电路图。

具体实施方式

现在对本发明实施例进行详细的描述，其示例表示在附图中，其中，相同的标号始终表示相同部件。下面通过参照附图对实施例进行描述以解释本发明。

图2是示出根据本发明实施例的低压输出带隙基准电路的电路图。如图2所示，所述低压输出带隙基准电路包括带隙基准电压产生电路以及负反馈环路两部分，其中，带隙基准电压产生电路与现有技术的传统带隙基准电路相同，包括第一运算放大器OP1、第一PMOS晶体管M1、第二PMOS晶体管M2、第一双极性晶体管Q1、第二双极性晶体管Q2、第一电阻器R1、第二电阻器R2和第三电阻器R3。由于现有技术的传统带隙基准电路具有本领域技术人员公知的结构，因此本发明省略了关于带隙基准电压产生电路的具体描述。

参照图2，负反馈环路包括第三PMOS晶体管M3、第四NMOS晶体管M4、第三双极性晶体管Q3、第四电阻器R4、第五电阻器R5以及第二运算放大器OP2。具体地讲，第三PMOS晶体管M3的栅极连接到包括在带隙基准电压产生电路中的运算放大器的输出端，源极连接到电源VDD漏极连接到低压输出带隙基准电路的输出端。第五电阻器R5的第一端连接到低压输出带隙基准电路的输出端，第二端连接到第二运算放大器OP2的正向输入端和第三双极性晶体管Q3的发射极。第三双极性晶体管Q3的基极和集电极接地。第四NMOS晶体管M4的栅极连接到第二运算放大器OP2的输出端，源极连接到第四电阻器R4的第一端，漏极连接到低压输出带隙基准电路的输出端。第四电阻器R4的第二端接地。第二运算放大器OP2的反向输入端连接到第四电阻器R4的第一端。

以下，将对根据本发明实施例的低压输出带隙基准电路的工作原理进行描述。

在根据本发明实施例的低压输出带隙基准电路中，第四电阻器R4的阻值大于第五电阻器R5的阻值，第一电阻器R1的阻值一般小于第五电阻器R5的阻值，第二电阻器R2和第三电阻器R3的阻值相等并且大于第一电阻器R1的阻值。为了说明工作原理，这里假设第一PMOS晶体管M1、第二PMOS晶体管M2和第三PMOS晶体管M3具有相同的尺寸。然而，本发明不限于此，M1、M2和M3也可具有不同的尺寸。以下说明忽略了运算放大器的失调电压和PMOS管的沟道调制效应。

由于M1、M2和M3的尺寸相同，因此流过这三个晶体管的电流大小是相同的，而Q1和Q2的面积比值为N∶1，因此可以得到等式(9)：

V_EB2-V_EB1＝V_T·In N  ……(9)，

其中，V_EB2和V_EB1为第二双极性晶体管Q2和第一双极性晶体管Q1的发射极-基极电压差。

在负反馈环路中，C点和D点的电压相同，而C点的电压为V_EB3，因此流过M4的电流如等式(10)所示：

$I_4=\frac{1}{R_4}\·V_{\mathrm{EB}3}......\left(10\right),$

其中，V_EB3为第三双极性晶体管Q3的发射极-基极电压差。

从图2中可以看出，流过第五电阻器R5的电流已经不再是流过第三PMOS管M3的电流I₃，而是I₅＝I₃-I₄，同时I₃＝I₁＝I₂，因此可以得到等式(11)：

$I_5=\frac{\mathrm{\Δ}{V}_{\mathrm{EB}}}{R_1}-\frac{V_{\mathrm{EB}3}}{R_4}......\left(11\right),$

其中，ΔV_EB＝V_EB2-V_EB1。

而另一方面，根据本发明实施例的低压输出带隙基准电路的输出电压V_BGR仍然可以表达为等式(13)：

V_BGR＝I₅·R₅+V_EB3    ……(13)，

因此，低压输出带隙基准电路的输出电压可以进一步表示为以下等式(14)：

$V_{\mathrm{BGR}}=(\frac{\mathrm{\Δ}{V}_{\mathrm{EB}}}{R_1}-\frac{V_{\mathrm{EB}3}}{R_4})\·R_5+V_{\mathrm{EB}3}......\left(14\right),$

综合以上各个等式，对等式(14)进行整理，最终可以将低压输出带隙基准电路的输出电压表示为以下等式(15)：

$V_{\mathrm{BGR}}=(\mathrm{\Δ}{V}_{\mathrm{EB}}\frac{R_5\·R_4}{R_1(R_4-R_5)}+V_{\mathrm{EB}3})\·(1-\frac{R_5}{R_4})......\left(15\right),$

在等式(15)中，如果适当选取R1、R4和R5的阻值，则因子项

在某一温度下为具有零温度系数的电压，其数值大约为1.27V。如果保持R5的电阻值小于R4，则因子项(1-R₅/R₄)为小于1的系数。因此，通过对图2中的R1、R4和R5分配不同的电阻值，可以得到小于1V的带隙基准电压。这里需要说明的是，虽然保持R2的阻值大于R1的阻值，但从等式(15)可以看出，此时二者的比例对图2中最终输出的带隙基准电压已没有影响。

如果考虑运算放大器的失调电压，则等式(11)和(12)分别变为如下的等式(16)和(17)：

$I_5=\frac{\mathrm{\Δ}{V}_{\mathrm{EB}}}{R_1}-\frac{V_{\mathrm{EB}3}+V_{\mathrm{OS}2}}{R_4}......\left(16\right),$

ΔV_EB＝V_EB2-V_EB1-V_OS1  ……(17)，

其中，V_OS1和V_OS2分别为第一运算放大器OP1和第二运算放大器OP2的输入失调电压。

因此，低压输出带隙基准电路的输出电压表示为以下等式(18)：

$V_{\mathrm{BGR}}=(\mathrm{\Δ}{V}_{\mathrm{EB}}\frac{R_5\·R_4}{R_1(R_4-R_5)}+V_{\mathrm{EB}3})\·(1-\frac{R_5}{R_4})+(\frac{R_5}{R_1}{V}_{\mathrm{OS}1}-\frac{R_5}{R_4}{V}_{\mathrm{OS}2})\·(1-\frac{R_5}{R_4})......\left(18\right).$

运算放大器的失调电压带来的误差可以通过提高运算放大器的直流增益来减小其影响。至于MOS晶体管的沟道调制效应，则可以通过提高MOS管的输出阻抗来降低其带来的误差。

如上参照图2描述的根据本发明实施例的低压输出带隙基准电路的电路图除了能够提供与温度无关的低压输出之外，还可以避免某些低压输出带隙基准电路中存在两个简并点的问题。这是因为，对于图2中的低压输出带隙基准电路而言，一旦PMOS晶体管M1和M2开始提供电流，A、B两点的电压会一直上升直到双极性晶体管Q1和Q2导通。因此，图2中的低压输出带隙基准电路只需要摆脱零状态，就能够正常工作。

图3是示出根据本发明另一实施例的低压输出带隙基准电路的电路图。

如图3所示，所述低压输出带隙基准电路包括带隙基准电压产生电路以及输出电路两部分，其中，带隙基准电压产生电路与现有技术的传统带隙基准电路相同，包括第一运算放大器OP1、第一PMOS晶体管M1、第二PMOS晶体管M2、第一双极性晶体管Q1、第二双极性晶体管Q2、第一电阻器R1、第二电阻器R2和第三电阻器R3。由于现有技术的传统带隙基准电路具有本领域技术人员公知的结构，因此本发明省略了关于带隙基准电压产生电路的具体描述。

参照图3，输出电路包括第三PMOS晶体管M3、第四PMOS晶体管M4、第五PMOS晶体管M5、第六PMOS晶体管M6、第七NMOS晶体管M7、第三双极性晶体管Q3、第四电阻器R4、第五电阻器R5以及第二运算放大器OP2。具体地讲，第三PMOS晶体管M3的栅极连接到包括在带隙基准电压产生电路中的运算放大器的输出端，源极连接到电源VDD，漏极连接到第二运算放大器OP2的正向输入端。第三双极性晶体管Q3的基极和集电极接地，发射极连接到第二运算放大器OP2的正向输入端。第四电阻器R4的第一端连接到第二运算放大器OP2的反向输入端，第二端接地。第七NMOS晶体管M7的栅极连接到第二运算放大器OP2的输出端，源极连接到第二运算放大器OP2的反向输入端。第四PMOS晶体管M4的栅极和漏极连接到第七NMOS晶体管M7的漏极，源极连接到电源VDD。第五PMOS晶体管M5的栅极连接到第四PMOS晶体管M4的栅极，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端。第六PMOS晶体管M6的栅极连接到第三PMOS晶体管M3的栅极，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端。第五电阻器R5的第一端连接到低压输出带隙基准电路的输出端，第二端接地。

以下，将对根据本发明实施例的低压输出带隙基准电路的工作原理进行描述。

根据图3所示的根据本发明实施例的低压输出带隙基准电路，为了提供两个正、负温度系数的电流，在输出电路中采用第二运算放大器OP2、第四电阻器R4和NMOS管M7构成的负反馈环路以及PMOS管M4和M5组成的电流镜来产生负温度系数的电流；由于流过PMOS管M1的电流为正温度系数的电流，利用PMOS管M1、M2和M6之间的电流镜来复制这个正温度系数的电流。这里，PMOS管M1、M2、M3和M6具有相同的尺寸，而PMOS管M4和M5的尺寸一致。然后，利用PMOS管M5、M6和第五电阻器R5将正、负温度系数的电流相迭加，同时通过第五电阻器R5将相加之后的电流转换为输出的带隙基准电压。第四电阻器R4的阻值大于第五电阻器R5的阻值，第一电阻器R1的阻值一般小于第四电阻器R4的阻值，第二电阻器R2和第三电阻器R3的阻值相等，且均大于第一电阻器R1的阻值。

在图3所示的根据本发明实施例的低压输出带隙基准电路中，由于M1、M2、M3和M6具有相同的尺寸，而Q1和Q2的面积比值为N∶1，因此这几个PMOS管上面的电流均为I₁，同理M4和M5上面的电流均为I₂，因此可以得到等式(19)：

I₁＝(V_EB2-V_EB1)/R₁＝ΔV_EB/R₁＝(V_T·In N)/R₁  ……(19)，

其中，V_EB2和V_EB1为第二双极性晶体管Q2和第一双极性晶体管Q1的发射极-基极电压差，而ΔV_EB为V_EB2和V_EB1的差值。

而在第二运算放大器OP2，第四电阻器R4和第七NMOS管M7构成的负反馈环路中，由于C、D两点的电压相同，因此可以得到等式(20)：

I₁＝V_EB3/R₄  ……(20)，

流过第五电阻器R5的电流I₃＝I₁+I₂，如等式(21)所示：

$I_3=I_1+I_2=\frac{V_{\mathrm{EB}3}}{R_4}+\frac{V_T\·\ln N}{R_1}......\left(21\right),$

因此，低压输出带隙基准电路的输出电压表示为以下等式(22)：

$V_{\mathrm{BGR}}=R_5{I}_3=R_5(\frac{V_{\mathrm{EB}3}}{R_4}+\frac{V_T\·\ln N}{R_1})=\frac{R_5}{R_4}(V_{\mathrm{EB}3}+\frac{R_4}{R_1}\·V_T\·\ln N)......\left(22\right).$

如上所述，根据本发明的低压输出带隙基准电路，通过利用反馈环路和/或电流镜，从而获得了相反温度系数的电流。获得的正、负温度系数电流再通过电阻以不同的系数相迭加，最终得到了与温度无关且低于1V的输出电压。低压输出带隙基准电路输出的基准电压的大小可由电阻的比值来决定，从而扩展了输出电压的范围。

虽然已经显示和描述了一些实施例，但是本领域技术人员应该理解，在不脱离本发明的原理和精神的情况下，可以对这些实施例进行修改，本发明的范围由权利要求及其等同物限定。

Claims (8)

1.一种低压输出带隙基准电路，包括带隙基准电压产生电路以及负反馈环路，其特征在于，所述负反馈环路包括：第三PMOS晶体管、第四NMOS晶体管、第三双极性晶体管、第四电阻器、第五电阻器以及第二运算放大器，

其中，第三PMOS晶体管的栅极连接到包括在带隙基准电压产生电路中的第一运算放大器的输出端，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端；第五电阻器的第一端连接到低压输出带隙基准电路的输出端，第二端连接到第二运算放大器的正向输入端和第三双极性晶体管的发射极；第三双极性晶体管的基极和集电极接地；第四NMOS晶体管的栅极连接到第二运算放大器的输出端，源极连接到第四电阻器的第一端，漏极连接到低压输出带隙基准电路的输出端；第四电阻器R4的第二端接地；第二运算放大器的反向输入端连接到第四电阻器的第一端。

2.根据权利要求1所述的低压输出带隙基准电路，其特征在于，所述带隙基准电压产生电路包括第一运算放大器、第一PMOS晶体管、第二PMOS晶体管、第一双极性晶体管、第二双极性晶体管、第一电阻器、第二电阻器和第三电阻器，

其中，第四电阻器的阻值大于第五电阻器的阻值，第一电阻器的阻值小于第五电阻器的阻值，第二电阻器和第三电阻器的阻值相等并且大于第一电阻器的阻值。

3.根据权利要求2所述的低压输出带隙基准电路，其特征在于，第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管具有相同的尺寸。

4.根据权利要求2所述的低压输出带隙基准电路，其特征在于，低压输出带隙基准电路的输出电压根据以下等式计算：

$V_{\mathrm{BGR}}=({\mathrm{\ΔV}}_{\mathrm{EB}}\frac{R_5\·R_4}{R_1(R_4-R_5)}+V_{\mathrm{EB}3})\·(1-\frac{R_5}{R_4}),$

其中，ΔV_EB＝V_EB2-V_EB1，

其中，V_BGR表示低压输出带隙基准电路的输出电压，V_EB2和V_EB1分别表示第二双极性晶体管和第一双极性晶体管的发射极-基极电压差，V_EB3表示第三双极性晶体管的发射极-基极电压差，R₁ R₄和R₅分别表示第一电阻器、第四电阻器和第五电阻器的阻值。

5.一种低压输出带隙基准电路，包括带隙基准电压产生电路以及输出电路，其特征在于，所述输出电路包括：第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七NMOS晶体管、第三双极性晶体管、第四电阻器、第五电阻器以及第二运算放大器，其中，第二运算放大器、第四电阻器和第七NMOS晶体管构成负反馈环路，

其中，第三PMOS晶体管的栅极连接到包括在带隙基准电压产生电路中的第一运算放大器的输出端，源极连接到电源VDD，漏极连接到第二运算放大器的正向输入端；第三双极性晶体管的基极和集电极接地，发射极连接到第二运算放大器的正向输入端；第四电阻器的第一端连接到第二运算放大器的反向输入端，第二端接地；第七NMOS晶体管的栅极连接到第二运算放大器的输出端，源极连接到第二运算放大器的反向输入端；第四PMOS晶体管的栅极和漏极连接到第七NMOS晶体管的漏极，源极连接到电源VDD；第五PMOS晶体管的栅极连接到第四PMOS晶体管的栅极，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端；第六PMOS晶体管的栅极连接到第三PMOS晶体管的栅极，源极连接到电源VDD，漏极连接到低压输出带隙基准电路的输出端；第五电阻器的第一端连接到低压输出带隙基准电路的输出端，第二端接地。

6.根据权利要求5所述的低压输出带隙基准电路，其特征在于，所述带隙基准电压产生电路包括第一运算放大器、第一PMOS晶体管、第二PMOS晶体管、第一双极性晶体管、第二双极性晶体管、第一电阻器、第二电阻器和第三电阻器，

其中，第四电阻器的阻值大于第五电阻器的阻值，第一电阻器的阻值小于第五电阻器的阻值，第二电阻器和第三电阻器的阻值相等并且大于第一电阻器的阻值。

7.根据权利要求6所述的低压输出带隙基准电路，其特征在于，第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第六PMOS晶体管具有相同的尺寸。

8.根据权利要求6所述的低压输出带隙基准电路，其特征在于，低压输出带隙基准电路的输出电压根据以下等式计算：

$V_{\mathrm{BGR}}=R_5(\frac{V_{\mathrm{EB}3}}{R_4}+\frac{V_T\·\ln N}{R_1})=\frac{R_5}{R_4}(V_{\mathrm{EB}3}+\frac{R_4}{R_1}\·V_T\·\ln N),$

其中，V_T＝k·T/q，q是电子电荷量，k是玻尔兹曼常数，T为以开尔文为单位的pn结温度，

其中，V_BGR表示低压输出带隙基准电路的输出电压，V_EB3表示第三双极性晶体管的发射极-基极电压差，R₁、R₄和R₅分别表示第一电阻器、第四电阻器和第五电阻器的阻值，N表示第一双极性晶体管Q1和第二双极性晶体管Q2的发射极-基极面积比。

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