CN103631179B - 一种cpu与外扩逻辑门电路进行通讯的方法及采集装置 - Google Patents

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Abstract

本发明创造提供一种CPU与外扩逻辑门电路进行通信的方法和采集装置，包括以下步骤：总线通信模块发出的AD数据读取次数设置命令将读取次数设置为N次；命令处理模块通过IO模块向AD芯片发送数据采集命令；命令处理模块通过IO模块检测到AD芯片反馈的采集完成标志；命令处理模块向CPU的DMA模块发送数据采集命令；命令处理模块检测到DMA模块准备读取AD芯片的命令，直至该AD芯片的数据读取完成；外扩逻辑门电路循环第二到第六步直至达到CPU设定的AD数据读取次数。本发明创造的有益效果是：在处理大量外部数据时，将原本交给CPU处理的外部数据转交给DMA模块进行，这样解放了CPU在处理外部数据所需的占用率。

Description

一种CPU与外扩逻辑门电路进行通讯的方法及采集装置
技术领域
本发明创造属于控制或调节领域，尤其是涉及CPU与外扩逻辑门电路进行通信的方法和采集装置。
背景技术
A/D转换是DSP中的一个非常重要的单元，它提供DSP与现实世界的连接通道。广泛应用于温度、湿度、压力、电流、电压、速度、加速度等模拟量的采集，绝大部分都可用正比于原始信号的电压信号来表示。随着科学技术的发展，在控制领域各种模拟信号的采集应用越来越广泛，尤其是在变频等技术领域控制芯片大多采用DSP等电机控制类芯片其对大容量AD数据的采集有较高的要求。在现有技术中，当采样精度较高时多采用扩展的高精度AD芯片采集。大多数控制系统应用中的AD数据采集数据多为通过CPU外部数据总线由CPU控制及读取完成，此应用多见于如电流、电压等快速变化信号读取应用场合。此种方式在控制AD芯片及数据读取过程中都会占用大量CPU周期。并且由于AD芯片控制及通信方式较为复杂，多为外部数据总线加IO控制操作相结合的方式进行操作。此种方式存在在系统内AD芯片数量的扩展时会带来大量的额外硬件开销及降低系统稳定性的技术问题。故随着扩展的AD芯片数量及采样频率需求的提高已成为限制控制系统发展的瓶颈之一。
发明内容
本发明创造要解决的问题是提供一种可以节约CPU资源的多芯片高速AD采集装置和通讯方法，尤其适合多芯片高速AD采集装置和CPU与外扩逻辑门电路通讯的方法。
为解决上述技术问题，本发明创造采用的技术方案包括以下步骤：
第一步，总线通信模块依次通过总线接口收到CPU发出的AD数据读取次数设置命令；
第二步，总线通信模块读取到AD数据读取命令，命令处理模块通过IO模块向AD芯片发送数据采集命令；
第三步，命令处理模块通过IO模块检测到AD芯片反馈的采集完成标志；
第四步，命令处理模块依次通过总线通信模块、外部数据总线向CPU的DMA模块发送数据采集命令；
第五步，命令处理模块通过总线通信模块检测到DMA模块准备读取AD芯片的命令，通过IO模块将此芯片片选，直至被片选的AD芯片的数据读取完成；
第六步，外扩逻辑门电路循环执行第二步至第六步直至读取次数达到CPU设定的AD数据读取次数。
进一步，所述外扩逻辑门电路是FPGA芯片或CPLD芯片。
使用CPU与外扩逻辑门电路进行通讯的方法进行多芯片高速AD采集的装置，包括CPU、外扩逻辑门电路、AD芯片、数据总线，所述CPU设置DMA模块，所述CPU和DAM模块通过数据总线与外扩逻辑门电路连接，外扩逻辑门电路的IO接口与若干AD芯片并联。所述外扩逻辑门电路是FPGA芯片或CPLD芯片。
本发明创造具有的优点和积极效果是：由于采用上述技术方案，在处理大量外部数据时，将原本交给CPU处理的外部数据转交给DMA模块进行，这样解放了CPU在处理外部数据所需的占用率，可以在本采集装置处理大量外部数据时，CPU可以进行其他运算；不仅使外部大量数据的处理速度有极大提升，此时CPU可以进行其他操作；具有结构简单，维修方便，运算效率高等优点。
附图说明
图1是本发明创造的原理示意图
图2是本发明创造的外扩逻辑门电路内部原理示意图
图中：
具体实施方式
如图2所示，所述CPU与外扩逻辑门电路进行通信的方法包括以下步骤：
第一步，总线通信模块依次通过总线接口收到CPU发出的AD数据读取次数设置命令；
第二步，总线通信模块读取到AD数据读取命令，命令处理模块通过IO模块向AD芯片发送数据采集命令；
第三步，命令处理模块通过IO模块检测到AD芯片反馈的采集完成标志；
第四步，命令处理模块依次通过总线通信模块、外部数据总线向CPU的DMA模块发送数据采集命令；
第五步，命令处理模块通过总线通信模块检测到DMA模块准备读取AD芯片的命令，通过IO模块将此芯片片选，直至被片选的AD芯片的数据读取完成；
第六步，外扩逻辑门电路循环执行第二步至第五步直至读取次数达到CPU9设定的AD数据读取次数。
进一步，所述外扩逻辑门电路是FPGA芯片芯片或CPLD芯片芯片。
如图1所示，使用所述CPU与外扩逻辑门电路进行通信的方法进行多芯片高速AD采集的装置，包括CPU9、外扩逻辑门电路、AD芯片、数据总线，所述CPU设置DMA模块，所述CPU和DAM模块通过数据总线与外扩逻辑门电路连接，外扩逻辑门电路的IO接口与若干AD芯片并联。所述外扩逻辑门电路是FPGA芯片芯片或CPLD芯片芯片。
实施例：
以外扩逻辑门电路采用CPLD芯片为例，如图1和图2结合所示，使用所述CPU与CPLD芯片或FPGA芯片进行通讯的方法进行采集的装置，包括CPU、CPLD芯片或FPGA芯片、AD芯片、外部数据总线，CPU设置DMA模块，所述CPU和DAM模块通过外部数据总线与CPLD芯片或FPGA芯片连接，CPLD芯片或FPGA芯片的IO接口与若干AD芯片并联。所述CPU与外扩逻辑门电路进行通讯的方法进行采集包括以下步骤：
第一步，由CPU通过外部数据总线与CPLD芯片或FPGA芯片要求通信,CPU发送AD数据读取次数设置命令；
第二步，总线通信模块依次通过总线接口收到CPU发出的AD数据读取次数设置命令；
第三步，总线通信模块读取到AD数据读取命令，命令处理模块通过IO模块向AD芯片发送数据采集命令；
第四步，命令处理模块通过IO模块检测到AD芯片反馈的采集完成标志；
第五步，命令处理模块依次通过总线通信模块、外部数据总线向CPU的DMA模块发送数据采集命令；
第六步，命令处理模块通过总线通信模块检测到DMA模块准备读取AD芯片的命令，通过IO模块将此芯片片选，直至被片选的AD芯片的数据读取完成；
第六步，CPLD芯片或FPGA芯片循环执行第二步至第六步直至读取次数达到CPU设定的AD数据读取次数；
第七步，采集成功后向CPLD芯片或FPGA芯片反馈采集完成标志；
第八步，CPLD检测到所有AD芯片数据采集完成后通过数据总线向DMA模块发送数据读取命令；
第九步，DMA模块从指定地址分别读取AD芯片采集到的数据并将数据自动存储至事先设定好的内存地址。
以上对本发明创造的一个实施例进行了详细说明，但所述内容仅为本发明创造的较佳实施例，不能被认为用于限定本发明创造的实施范围。凡依本发明创造申请范围所作的均等变化与改进等，均应仍归属于本发明创造的专利涵盖范围之内。

Claims (4)

1.一种CPU与外扩逻辑门电路进行通信的方法，包括以下步骤：
第一步，总线通信模块依次通过总线接口收到CPU发出的AD数据读取次数设置命令；
第二步，总线通信模块读取到AD数据读取命令，命令处理模块通过IO模块向AD芯片发送数据采集命令；
第三步，命令处理模块通过IO模块检测到AD芯片反馈的采集完成标志；
第四步，命令处理模块依次通过总线通信模块、外部数据总线向CPU的DMA模块发送数据采集命令；
第五步，命令处理模块通过总线通信模块检测到DMA模块准备读取AD芯片的命令，通过IO模块将此芯片片选，直至被片选的AD芯片的数据读取完成；
第六步，外扩逻辑门电路循环执行第二步至第五步直至读取次数达到CPU设定的AD数据读取次数。
2.根据权利要求1所述的CPU通过数据总线与外扩逻辑门电路进行通信的方法，其特征在于：所述外扩逻辑门电路是FPGA芯片或CPLD芯片。
3.使用权利要求1所述的方法进行多芯片高速AD采集的装置，其特征在于：包括CPU、外扩逻辑门电路、AD芯片、外部数据总线，所述CPU设置DMA模块，所述CPU和DMA模块通过外部数据总线与外扩逻辑门电路连接，外扩逻辑门电路的IO接口与若干AD芯片并联。
4.根据权利要求3所述的采集装置，其特征在于：所述外扩逻辑门电路是FPGA芯片或CPLD芯片。
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