CN103019990B - 一种采集端启动pci-e总线dma上传数据的方法 - Google Patents

Abstract

本发明提供了一种采集端启动PCI-E总线DMA上传数据的方法，包含硬件部分和软件部分，硬件部分含有PC机、PCI-E接口，及由FPGA、DDR对、数据采集接口、高速A/D转换器组成的采集端，采集端通过PCI-E接口与PC机相连，而采集端内部各个组成部分协同工作进行数据的高速采集并完成数据的DMA高速上传；软件部分含有FPGA内部的软件及PC机中的上位机，FPGA内部的软件完成PCI-E总线的协议控制、时序控制，并设计了数据存储的状态监控机制与采集端启动DMA模式上传数据的机制，通过对数据存储状态的监控判断是否满足DMA上传条件，若满足则进行DMA上传。本发明操作性强、避免了数据的空读与误读、减轻了PC机的负载、减少了FPGA资源的利用。

Description

一种采集端启动PCI-E总线DMA上传数据的方法

技术领域

本发明高速串行总线互联及数据采集技术领域。具体涉及一种采集端启动PCI-E总线DMA上传数据的方法。

背景技术

随着科学的发展和技术的进步，目前的PCI总线和PCI-X总线在许多情况下已经不能满足数据传输速度的要求，特别是在高速数据采集系统中数据上传给上位机的技术需求，因此PCI-E总线逐步代替PCI总线，并在各个场合得到广泛的应用。在高速数据采集中，数据的上传通常要用PCI-E总线的DMA传输模式才能数据传输的要求。在一般的传输过程中，都是一台PC机作为上位机设备，利用FPGA作为数据采集的终端设备，负责数据采集的控制、数据整理、数据预处理、数据上传等操作，上位机需要读取数据时，都是上位机通过PCI-E总线主动发送命令给FPGA，即给采集端，然后FPGA送数据，在高速数据采集中，要及时的把采集的数据进行上传，也是采用该方法，上位机先写命令给FPGA，然后再读取上传的数据。这样做存在许多的缺点：由于PCI-E总线的特殊性，不能准确的判断数据采集系统中采集端中的存储器中是否有数据或者数据是否具备读取的条件，经常读不到数据或者读取的数据一直是同一个，造成空读以及误读；操作复杂，不方便；对上位机及数据采集系统中采集端的资源不能很好的利用，造成资源浪费。针对上述缺点，本发明提出并设计了一种采集端启动PCI-E总线DMA上传数据的方法。

中国专利文献库公布了一种名称为《一种基于PCI-E接口的LTE基带终端模拟系统》（专利申请号201010619073.0）的发明专利申请技术，该发明专利申请技术公开了一种基于PCI-E接口的LTE基带终端模拟系统，该模拟系统包括：PC主机，用于根据测试模式和配置参数来控制基带终端仿真器，并转发上行和下行数据；基带终端仿真器，用于对模拟系统的物理层进行测试，包括：数字信号处理器，用于处理LTE基带终端通信协议和相关的应用协议；现场可编程门阵列，用于并行处理高速数字信号和高重复性的数据运算；PCI-E接口，用于连接PC主机和基带终端仿真器；eNodeB板，用于将下行数据发送至基带终端仿真器，并接收来自基带终端仿真器的数据和性能反馈统计。与现有技术相比，本发明的模拟系统既保证eNodeB设备的各项测试指标，提高测试的效率，又可节约测试成本和占用空间。其不足之处在于该发明专利没有解决数据高速上传的时候的PC机负荷过重、资源浪费、数据的空读与误读等问题，PCI-E总线通信操作复杂，同时在PC主机通过PCI-E总线读取数据的时候还得发送相应指令，造成传输效率的降低。

发明内容

为了解决高速数据采集系统中通过PCI-E总线实现大量数据上传给PC机需要PC机启动而造成的空读、误读，操作复杂，资源浪费，使得PC机负载增加等缺点，提升高速数据采集系统中数据上传的效率，避免空读与误读，提升FPGA及PC机的资源利用率，减轻PC机的负载，使采集的数据上传简单易用，本发明提供一种采集端启动PCI-E总线DMA上传数据的方法。

本发明的采集端启动PCI-E总线DMA上传数据的方法包括硬件部分和控制软件，硬件部分中的FPGA、DDR对、数据采集接口、高速A/D转换器组成了数据采集系统的采集端；PC机通过PCI-E接口与FPGA相连，FPGA通过IO口分别与DDR对、数据采集接口相连，高速A/D转换器把采集到的信号转换成数字信号，并通过数据采集接口送给FPGA，在FPGA里预处理后，这些数据存储到DDR对或FPGA内部存储空间里，存储到一定数量后上传给PC机；控制软件由FPGA内部软件及PC机中的上位机组成，FPGA内部软件中的PCI-E硬核执行代码实现PCI-E通信，把采集到的数据上传给PC机中的上位机或把上位机传递的指令及数据下发给FPGA；DMA写模块分别与PCI-E内部存储空间和DMA控制寄存器连接，PCI-E内部存储空间与DDR对状态接口模块分别与PCI-E内部存储空间或DDR对的状态寄存器、DMA控制寄存器连接，PCI-E内部存储空间与DDR对状态接口模块读取PCI-E内部存储空间和DDR对状态寄存器的值，并把这个值送给PCI-E终端控制模块，PCI-E终端控制模块由这个值来控制DMA控制寄存器，利用DMA控制寄存器控制DMA写模块，从而控制PCI-E内部存储空间或DDR对把数据通过PCI-E总线上传给PC机中的内存空间。

所述的采集端启动DMA上传数据的过程有如下步骤：

a）先利用上位机对高速数据采集系统中采集端的控制值进行写配置；

b）上位机启动高速数据采集系统进行数据采集；

c）在数据采集的过程中，利用PCI-E内部存储空间与DDR对状态接口模块对PCI-E内部存储空间或者DDR对的状态进行监控，并读取状态值；

d）PCI-E内部存储空间与DDR对状态接口模块把该实时读取的状态信息传递给PCI-E终端控制模块，PCI-E终端控制模块判断该状态是否是达到DMA模式上传数据的状态，若是则写相应的DMA模式上传的寄存器值给DMA控制寄存器，DMA控制寄存器控制DMA写模块进而实现PCI-E内部存储空间或者给DDR对中的某个DDR数据利用DMA模式上传给PC机；

e）此次DMA模式数据上传完毕后，上传一个结束标志给PC机中上位机任意指定的内存地址位置，该结束标志是一个32bit数据；

f）上位机(8)获取结束标志后对内存中的数据进行读取；

g）如果上位机没有给出结束命令则返回c），如果要重新设置状态则返回a）。

所述的PCI-E内部存储空间或DDR对的状态寄存器可以选择设置，其设置值可以根据存入PCI-E内部存储空间或DDR对的个数进行判定，判断该状态寄存器的状态与上位机给出的状态一样，则开始上传，不同则保持当前状态。

所述的DDR对主要用来挂在FPGA上，为二个或者四个或八个，PC机中的上位机读取DDR对中的数据时采用乒乓操作。

所述的PCI-E的硬核执行代码形成FPGA内部符合PCI-E技术指标的接口逻辑与协议，实现PCI-E的通信。

本发明中的FPGA是指Xilinx公司或者Altera公司产品中具有PCI-E总线IP核的FPGA，主要对PCI-E接口、DDR对、数据采集接口、高速A/D转换器进行控制。

本发明中的PC机一般是指X86架构、具有存储器、内存等单元的主控系统，可以在该系统中对高速数据采集系统进行操作与处理。

本发明中的PCI-E接口还包括电气相同而物理结构不同的CPCI-E接口，一般是四通道或八通道，目前特指PCI-E1.0和PCI-E2.0，总线频率为1.25GHz或者2.5GHz。

本发明中的DDR对主要用来挂在FPGA上，为二个或者四个或八个，对高速数据采集系统多采集的数据进行快速存取，中快速存取的过程中，FPGA中任意设置一个内部状态寄存器，针对DDR对中的DDR的状态进行描述，描述的实现方法可以对存储的数据个数进行计数，其状态为：空、半满、满。PC机中的上位机读取DDR对中的数据时可以进行乒乓操作，来避免丢数等问题的出现。

本发明中所述的PCI-E内部存储空间或DDR对的状态寄存器可以随便设置，其值可以根据存入PCI-E内部存储空间或DDR对个数进行判定，举例：若PCI-E内部存储空间或DDR对存储空间为1024个16bit宽，此处状态寄存器可以设置成3bit，则存储数据为0时为空，状态寄存器可以为001，数据为512时为半满，状态寄存器可以为010，为1023时为满状态，状态寄存器可以为100，此处的状态寄存器可以根据实际的存储空间设置成任意模式的寄存器，只要能表达出各个状态不一样即可，在PCI-E终端控制模块进行状态判定时，只需要把上位机首先给的状态进行解析，最后解析成与此处状态寄存器的格式一样即可，判断时状态寄存器的状态与上位机给出并解析过的状态一样，则开始上传，不同则默认。

本发明中的数据采集接口主要指高速并行A/D接口，用来连接一个或者多个并行接口的高速A/D转换器。

本发明中的PC机中的上位机中VC平台上编写，采用C语言编写而成。

本发明中的PCI-E的硬核执行代码是用来编译产生FPGA与PC机进行数据交换的PCI-E总线的。

本发明中的PCI-E内部存储空间是指FPGA中为少数数据DMA传输所用的FIFO，该FIFO的状态接口对外接出，如半满、空、满等状态都能读出，用来作为采集数据的缓存，等FIFO有一定数据后，再进行上传。

本发明中的DMA写模块主要是利用该模块控制PCI-E内部存储空间或者DDR对中的某个DDR，控制其读出时序，使其数据通过PCI-E输出，送给PC机中的内存中。

本发明中的DMA控制寄存器主要是用来驱动DMA写模块的，从而产生进行整个DMA传输。

本发明中的PCI-E内部存储空间与DDR对状态接口模块主要对PCI-E内部存储空间、DDR对、高速A/D转换器的状态进行读取，并把这些状态送给PCI-E终端控制模块，从而对DMA控制寄存器进行控制。

本发明的一种采集端启动PCI-E总线DMA上传数据的方法，能够实现从高速数据采集系统中采集端自动上传数据，不用上位机每次都进行命令操作，中设计过程中PCI-E内部存储空间或DDR对可以二选其一，也可以两者都选择，然后实现的时候根据实际情况进行设置状态，本发明操作性强、避免了数据的空读与误读、减轻了PC机的负载、减少了FPGA资源的利用。

附图说明

图1为本发明的采集端启动PCI-E总线DMA上传数据的方法硬件结构框图；

图2为本发明的采集端启动PCI-E总线DMA上传数据的方法软件结构框图；

图3为本发明的采集端启动PCI-E总线DMA上传数据的方法程序流程框图；

图中，1.PC机2.PCI-E接口3.采集端4.FPGA5.DDR对6.数据采集接口7.高速A/D转换器8.上位机9.PCI-E的硬核执行代码10.PCI-E内部存储空间11.DMA写模块12.DMA控制寄存器13.PCI-E终端控制模块14.PCI-E内部存储空间与DDR对状态接口模块。

具体实施方式

下面结合附图和实施例对本发明作进一步描述。

图1为本发明的一种采集端启动PCI-E总线DMA上传数据的方法硬件结构框图，图2为本发明的一种采集端启动PCI-E总线DMA上传数据的方法软件结构框图。

本发明的采集端启动PCI-E总线DMA上传数据的方法包括硬件部分和软件部分，硬件部分含有PC机1、PCI-E接口2、FPGA4、DDR对5、数据采集接口6、高速A/D转换器7，其中FPGA4、DDR对5、数据采集接口6、高速A/D转换器7组成了数据采集系统的采集端3，PC机1通过PCI-E接口2与FPGA4相连，DDR对5通过FPGA4的IO口与FPGA4相连，数据采集接口6通过IO口与FPGA4相连，高速A/D转换器7与数据采集接口6连接，高速A/D转换器7采集输入的信号，把这些采集的信号转换成数字信号通过数据采集接口6送给FPGA4，然后FPGA4把这些数据经过预处理等操作后送给DDR对5或FPGA内部存储空间10，然后又将这些数据读出送给PC机1；软件部分含有FPGA4内部的软件及PC机1中的上位机8，FPGA4内部的软件包含PCI-E的硬核执行代码9、PCI-E内部存储空间10、DMA写模块11、DMA控制寄存器12、PCI-E终端控制模块13、PCI-E内部存储空间与DDR对状态接口模块14，PCI-E的硬核执行代码9形成FPGA4内部符合PCI-E总线技术指标的接口逻辑与协议，实现PCI-E的通信，把采集到的数据利用PCI-E总线上传给PC机1中的上位机8或把上位机8传递的指令及数据发给FPGA4内部的各个模块，DMA写模块11连接着PCI-E内部存储空间10与DMA控制寄存器12，PCI-E内部存储空间与DDR对状态接口模块14连接PCI-E内部存储空间10或DDR对5的状态寄存器，还连接到DMA控制寄存器12，从而PCI-E内部存储空间与DDR对状态接口模块14读取PCI-E内部存储空间10与DDR对5状态寄存器的值，并把这个值送给PCI-E终端控制模块13，PCI-E终端控制模块13根据PCI-E内部存储空间与DDR对状态接口模块14的所送的值来控制DMA控制寄存器12，利用DMA控制寄存器12控制DMA写模块11，从而控制PCI-E内部存储空间10或DDR对5把数据通过PCI-E总线上传给PC机1中的内存空间，需要的时候直接读取即可。

如图3所示,图3为本发明的高速数据采集系统中采集端启动PCI-E总线DMA上传数据的实现方法程序流程框图，本发明所提供的高速数据采集系统中采集端启动PCI-E总线DMA上传数据的实现方法包含如下几步：

1）先利用上位机8对高速数据采集系统中采集端3的控制值进行写配置，即由上位机8确定数据采集系统中采集的状态并把这个状态值送给PCI-E终端控制模块13，确定对PCI-E内部存储空间10还是对DDR对5进行状态监控（即读取哪个存储器的状态值），确定这些存储空间是满状态进行上传还是半满上传；

2）上位机8启动高速数据采集系统进行数据采集；

3）在数据采集的过程中，利用PCI-E内部存储空间与DDR对状态接口模块14对PCI-E内部存储空间10或者DDR对5的状态进行监控，并读取状态值；

4）PCI-E内部存储空间与DDR对状态接口模块14把该实时读取的状态信息传递给PCI-E终端控制模块13，PCI-E终端控制模块13判断该状态是否是达到DMA模式上传数据的状态，若是则写相应的DMA模式上传的寄存器值给DMA控制寄存器12，DMA控制寄存器12控制DMA写模块11进而实现PCI-E内部存储空间10或者给DDR对5中的某个DDR数据利用DMA模式上传给PC机；

5）此次DMA模式数据上传完毕后，上传一个结束标志给PC机1中上位机8任意指定的内存地址位置，该结束标志是一个32bit数据；

6）上位机8获取该标志后对内存中的数据进行读取；

7）如果上位机没有给出结束命令则返回3），如果要从新设置状态则返回1）。

本发明中的FPGA4是指Xilinx公司或者Altera公司产品中具有PCI-E总线IP核的FPGA，主要对PCI-E接口2、DDR对5、数据采集接口6、高速A/D转换器7进行控制，同时接收上位机8给出的命令。

本发明中的PC机1一般是指X86架构、具有存储器、内存等单元的主控系统，可以在该系统中对高速数据采集系统进行操作与处理。

本发明中的PCI-E接口2还包括电气相同而物理结构不同的CPCI-E接口，一般是四通道或者八通道，目前特指PCI-E1.0和PCI-E2.0，总线频率为1.25GHz或者2.5GHz。

本发明中的DDR对5主要用来挂在FPGA4上，为二个或者四个或八个，对高速数据采集系统多采集的数据进行快速存取，首先FPGA4要把采集的数据放入DDR对5或者PCI-E内部存储空间10中进行缓存，然后再快速上传，在快速存取的过程中，FPGA4中任意设置一个内部状态寄存器，针对DDR对中的DDR的状态进行描述，描述的实现方法可以对存储的数据个数进行计数，根据计数个数来表示其状态为：空、半满、满。PC机1中的上位机8读取DDR对5中的数据时可以进行乒乓操作，来避免丢数等问题的出现。

本发明中的数据采集接口6主要指高速并行A/D接口，用来连接一个或者多个并行接口的高速A/D转换器7。

本发明中的PC机1中的上位机8在VC平台上采用C语言编写而成。

本发明中的PCI-E的硬核执行代码9是用来编译产生FPGA与PC机进行数据交换的PCI-E总线的，可以直接用FPGA中的IPCore产生。

本发明中的PCI-E内部存储空间10是指FPGA4中为少数数据DMA传输所用的FIFO，该FIFO的状态接口对外接出，如半满、空、满等状态都能读出，用来作为采集数据的缓存，等FIFO有一定数据后，再进行上传。

本发明中所述的PCI-E内部存储空间10或DDR对5的状态寄存器可以随便设置，其值可以根据存入PCI-E内部存储空间10或DDR对5个数进行判定，举例：若PCI-E内部存储空间10或DDR对5存储空间为1024个16bit宽，此处状态寄存器可以设置成3bit，则存储数据为0时为空，状态寄存器可以为001，数据为512时为半满，状态寄存器可以为010，为1023时为满状态，状态寄存器可以为100，此处的状态寄存器可以根据实际的存储空间设置成任意模式的寄存器，只要能表达出各个状态不一样即可，在PCI-E终端控制模块13进行状态判定时，只需要把上位机8首先给的状态进行解析，最后解析成与此处状态寄存器的格式一样即可，判断时状态寄存器的状态与上位机8给出并解析过的状态一样，则开始上传，不同则默认。

本发明中的DMA写模块11主要是利用该模块控制PCI-E内部存储空间10或者DDR对5中的某个DDR，控制其读出时序，使其数据通过PCI-E输出，送给PC机中的内存中。

本发明中的DMA控制寄存器12主要是用来驱动DMA写模块11的，从而产生进行整个DMA传输，实现过程中只需要在DMA控制寄存器12填入PCI-E的IPCore需要的寄存器值，然后DMA控制寄存器12启动DMA写模块11，从而控制PCI-E内部存储空间10或者DDR对5的读信号控制有效。

本发明中的PCI-E内部存储空间与DDR对状态接口模块14主要对PCI-E内部存储空间10、DDR对5的状态寄存器的值进行读取，并把这些状态送给PCI-E终端控制模块13，从而对DMA控制寄存器12进行控制。

Claims (4)

1.一种采集端启动PCI-E总线DMA上传数据的方法，包括硬件部分和控制软件，硬件部分中的FPGA（4）、DDR对（5）、数据采集接口（6）、高速A/D转换器（7）组成了数据采集系统的采集端（3）；PC机（1）通过PCI-E接口（2）与FPGA（4）相连，FPGA（4）通过IO口分别与DDR对（5）、数据采集接口（6）相连，高速A/D转换器（7）把采集到的信号转换成数字信号，并通过数据采集接口（6）送给FPGA（4），在FPGA（4）里预处理后，这些数据存储到DDR对（5）或FPGA内部存储空间（10）里，存储到一定数量后上传给PC机（1）；

控制软件含有FPGA（4）内部软件及PC机（1）中的上位机(8)，FPGA（4）内部软件中的PCI-E硬核执行代码（9）实现PCI-E通信，把采集到的数据上传给PC机（1）中的上位机(8)或把上位机(8)传递的指令及数据下发给FPGA（4）；DMA写模块(11)分别与PCI-E内部存储空间(10)和DMA控制寄存器(12)连接，PCI-E内部存储空间与DDR对状态接口模块(14)分别与PCI-E内部存储空间(10)或DDR对（5）的状态寄存器、DMA控制寄存器(12)连接，PCI-E内部存储空间与DDR对状态接口模块(14)读取PCI-E内部存储空间(10)和DDR对（5）状态寄存器的值，并把这个值送给PCI-E终端控制模块(13)，PCI-E终端控制模块(13)由这个值来控制DMA控制寄存器(12)，利用DMA控制寄存器(12)控制DMA写模块(11)，从而控制PCI-E内部存储空间(10)或DDR对（5）把数据通过PCI-E总线上传给PC机（1）中的内存空间。

2.根据权利要求1所述的一种采集端启动PCI-E总线DMA上传数据的方法，其特征在于：所述的采集端启动DMA上传数据的过程有如下步骤：

a）先利用上位机(8)对高速数据采集系统中采集端（3）的控制值进行写配置；

b）上位机(8)启动高速数据采集系统进行数据采集；

c）在数据采集的过程中，利用PCI-E内部存储空间与DDR对状态接口模块(14)对PCI-E内部存储空间(10)或者DDR对（5）的状态进行监控，并读取状态值；

d）PCI-E内部存储空间与DDR对状态接口模块(14)把步骤c读取的状态信息传递给PCI-E终端控制模块(13)，PCI-E终端控制模块(13)判断该状态是否是达到DMA模式上传数据的状态，若是则写相应的DMA模式上传的寄存器值给DMA控制寄存器(12)，DMA控制寄存器(12)控制DMA写模块(11)进而实现PCI-E内部存储空间(10)或者给DDR对（5）中的某个DDR数据利用DMA模式上传给PC机；

e）此次DMA模式数据上传完毕后，上传一个结束标志给PC机（1）中上位机(8)任意指定的内存地址位置，该结束标志是一个32bit数据；

f）上位机(8)获取结束标志后对内存中的数据进行读取；

g）如果上位机没有给出结束命令则返回c），如果要重新设置状态则返回a）。

3.根据权利要求1所述的一种采集端启动PCI-E总线DMA上传数据的方法，其特征在于：所述的PCI-E内部存储空间(10)或DDR对（5）的状态寄存器可以选择设置，其设置值可以根据存入PCI-E内部存储空间(10)或DDR对（5）的个数进行判定，判断该状态寄存器的状态与上位机(8)给出的状态一样，则开始上传，不同则保持当前状态。

4.根据权利要求1所述的一种采集端启动PCI-E总线DMA上传数据的方法，其特征在于：所述的DDR对（5）挂在FPGA（4）上，数量为两个、四个或八个，PC机（1）中的上位机(8)读取DDR对（5）中的数据时采用乒乓操作。