CN103579299B - 高电子迁移率晶体管及其制造方法 - Google Patents

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Abstract

本发明提出一种高电子迁移率晶体管(high？electron？mobility？transistor,HEMT)及其制造方法。高电子迁移率晶体管包含：半导体层，其具有半导体层能带间隙；阻障层，形成于半导体层上，其具有阻障层能带间隙；压电层，形成于阻障层上，其具有压电层能带间隙，其中，压电层能带间隙、阻障层能带间隙、与半导体层能带间隙之间，相互间具有一部分相互重叠与另一部分相互不重叠；栅极，形成于压电层上，用以接收栅极电压，进而导通或不导通HEMT；以及源极与漏极，分别形成于栅极两侧；其中，于除压电层下方外的半导体层与阻障层的至少一部分接面，形成二维电子云(2-D？electron？gas,2DEG)，且该二维电子云与源极及漏极电连接。

Description

高电子迁移率晶体管及其制造方法
技术领域
本发明涉及一种高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)及其制造方法，特别是指一种加强型HEMT及其制造方法。
背景技术
图1A及1B分别显示现有技术的高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)100剖视图与能带图。如图1A所示，于基板11上形成氮化镓(GaN)层12，并于GaN层12中，形成隔绝区13。隔绝区13例如为如图所示的区域氧化(localoxidationofsilicon,LOCOS)结构或浅沟槽绝缘(shallowtrenchisolation,STI)结构。除了GaN层12与隔绝区13外，HEMT100还包含氮化铝镓(AlGaN)层14、栅极15、源极16、与漏极17。其中，于GaN层12与AlGaN层14间的接面，形成二维电子云(2-Delectrongas,2DEG)18，此2DEG18与源极16及漏极17电连接。如图1B所示，GaN层12与AlGaN层14相连接，其费米能阶Efs与Efb固定于相同能阶，而于GaN层12与AlGaN层14接面，各导通能阶Ecs与Ecb与禁止能阶Evs与Evb的能带弯曲，使电子被限制在电子井18a中，这些被限制的电子，可降低库仑散射，使电子在2DEG18中的迁移率提高，进而使得HEMT100导通时，利用2DEG18中高速的电子迁移率，使得HEMT100操作速度比一般半导体元件快。
然而，在实际的应用上，HEMT100为空乏型(depletion)元件，亦即其设计供应用于负的栅极操作电压，在应用上较为不便，尤其在高频的应用范围中，正的栅极操作电压可降低电路的复杂度与制造成本。
有鉴于此，本发明即针对上述现有技术的不足，提出一种加强型(enhanced)HEMT及其制造方法，以降低制造成本，并增加HEMT的应用范围。
发明内容
本发明目的在于克服现有技术的不足与缺陷，提出一种高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)及其制造方法。
为达上述目的，本发明提供了一种高电子迁移率晶体管，包含：一半导体层，该半导体层具有一半导体层能带间隙；形成一阻障层于该半导体层上，该阻障层具有一阻障层能带间隙；形成一压电层于该阻障层上，该压电层具有一压电层能带间隙，其中，该压电层能带间隙、该阻障层能带间隙、与该半导体层能带间隙之间，相互间具有一部分相互重叠与另一部分相互不重叠；一栅极，形成于该压电层上，用以接收一栅极电压，进而导通或不导通该高电子迁移率晶体管；以及一源极与一漏极，分别形成于该栅极两侧；其中，于除压电层下方外的半导体层与阻障层的至少一部分接面，形成一二维电子云(2-Delectrongas,2DEG)，且该2DEG与该源极及该漏极电连接。
就另一观点，本发明也提供了一种高电子迁移率晶体管制造方法，包含：提供一半导体层，该半导体层具有一半导体层能带间隙；形成一阻障层于该半导体层上，该阻障层具有一阻障层能带间隙；形成一压电层于该阻障层上，该压电层具有一压电层能带间隙，其中，该压电层能带间隙、该阻障层能带间隙、与该半导体层能带间隙之间，相互间具有一部分相互重叠与另一部分相互不重叠；形成一栅极于该压电层上，用以接收一栅极电压，进而导通或不导通该高电子迁移率晶体管；以及分别形成一源极与一漏极于该栅极两侧；其中，于除压电层下方外的半导体层与阻障层的至少一部分接面，形成一二维电子云(2-Delectrongas,2DEG)，且该2DEG与该源极及该漏极电连接。
在一种较佳的实施例中，该高电子迁移率晶体管更包含一绝缘层，形成于该压电层之上或下，并与该压电层连接。
在另一种较佳的实施例中，该压电层宜包括一氧化锌基底层。
在一种实施例中，该半导体层宜包括一氮化镓基底层，且该阻障层宜包括一氮化铝镓基底层。
在另一种实施例中，该半导体层可形成于一硅基板、一碳化硅基板、或一蓝宝石基板上，且该基板与该半导体层间，宜具有一缓冲层。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A及1B分别显示现有技术的高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)元件100的剖视图与能带图；
图2与图3A-3B显示本发明的第一个实施例；
图4显示本发明的第二个实施例；
图5显示本发明的第三个实施例；
图6A-6D显示本发明的第四个实施例。
图中符号说明
11,21基板
12,22半导体层
22a缓冲层
13,23隔绝区
14,24阻障层
15,25栅极
16,26源极
17,27漏极
18,282DEG
18a电子井
29压电层
29a,29b绝缘层
100,200,300,400HEMT
具体实施方式
本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参阅图2与图3A-3B，显示本发明的第一个实施例。如图2所示，HEMT200例如形成于基板21上，而基板21例如但不限于为硅基板、碳化硅基板、或蓝宝石基板。且于基板21上，例如但不限于以外延技术形成缓冲层22a；接着于缓冲层22a上，例如但不限于以外延技术形成半导体层22；其中，缓冲层22a例如但不限于为硅层，而半导体层22例如但不限于为氮化镓(GaN)层。此外，HEMT200还包含阻障层24、栅极25、源极26、漏极27、与压电层29。例如以GaN层、氮化铝镓(AlGaN)层、氧化锌(ZnO)层分别为半导体层22、阻障层24、与压电层29。如图3A所示，GaN层、AlGaN层、ZnO层分别具有半导体层能带间隙、阻障层能带间隙、与压电层能带间隙，且其导通带缘能阶(Ecs,Ecb,Ecp)、费米能阶(Efs,Efb,Efp)、与价电带缘能阶(Evs,Evb,Evp)如图3A所示。当GaN层、AlGaN层、ZnO层连接后，如图3B所示，压电层能带间隙、阻障层能带间隙、与半导体层能带间隙之间，相互间具有一部分相互重叠与另一部分相互不重叠。栅极25形成于压电层29上，用以接收栅极电压，进而导通或不导通HEMT200。源极26与漏极27，分别形成于栅极25两侧。以上结构将产生二维电子云(2-Delectrongas,2DEG)28，形成于除压电层29下方外的半导体层22与阻障层24的至少一部分接面，并与源极26及漏极27电连接。HEMT200例如但不限于更包含隔绝区23，隔绝区23例如可为如图所示的STI结构或LOCOS结构，亦可以由离子植入技术植入P型或N型杂质所形成。
本实施例与现有技术的不同主要在于，压电层能带间隙、阻障层能带间隙、与半导体层能带间隙之间，相互间具有一部分相互重叠与另一部分相互不重叠。举例而言，请参阅图3B，压电层29，例如为图3B所示的ZnO层，与阻障层24，例如为图3B所示的AlGaN层，其压电层能带间隙与阻障层能带间隙之间，具有相互重叠部分Bo1与相互不重叠部分Bn1及B2；而可类推至压电层能带间隙与半导体层能带间隙之间，以及阻障层能带间隙与半导体层能带间隙之间。这种安排的优点在于，利用压电层29，除了可将HEMT200中栅极25下方的2DEG28形成空乏区，当栅极25施加正电压时，才形成栅极25下方的2DEG28，使得HEMT200导通，也就是说使HEMT200成为加强型的元件；另外，本发明的实施方式，并不是将阻障层能带间隙限制于在大于半导体层能带间隙，且压电层能带间隙与半导体层能带间隙并不相等，如此，在应用上较具弹性，且可达到加强型HEMT的效果。
请参阅图4，显示本发明的第二个实施例。与第一个实施例不同的是，本实施例HEMT300更包含绝缘层29a，形成于压电层29之上，并与压电层29连接。绝缘层29a例如但不限于为氧化铝层或氧化硅层等。这样安排的优点在于，可以降低栅极漏电流，改善HEMT300元件特性。
请参阅图5，显示本发明的第三个实施例。与第一个实施例不同的是，本实施例HEMT400更包含绝缘层29b，形成于压电层29的下，并与压电层29连接。绝缘层29b例如但不限于为氧化铝层或氧化硅层等。与第二个实施例相似，这样安排的优点在于可以降低栅极漏电流，改善HEMT400元件特性。
图6A-6D显示本发明的第四个实施例。本实施例为说明HEMT200的制造方法的剖视示意图。如图6A所示，首先提供例如但不限于基板21，基板21例如但不限于为硅基板、碳化硅基板、或蓝宝石基板。接着于基板21上，例如但不限于以外延技术形成缓冲层22a；接着于缓冲层22a上，例如但不限于以外延技术形成半导体层22；其中，缓冲层22a例如但不限于为硅层，而半导体层22例如但不限于为氮化镓(GaN)层。接着于半导体层22上，形成阻障层24，而阻障层24例如但不限于为氮化铝镓(AlGaN)层。
接着如图6B所示，形成隔绝区23，隔绝区23例如可为如图所示的STI结构或LOCOS结构，亦可以由离子植入技术植入P型或N型杂质所形成。
接下来如图6C所示，形成压电层29于阻障层24上，并形成栅极25于压电层29上。其中，栅极25与压电层29，例如但不限于覆盖相同范围于阻障层24上，以使栅极电压可决定压电层29下的2DEG的形成与否。
接下来，如图6D所示，例如但不限于分别利用相同制程步骤，于HEMT200中形成源极26与漏极27。其中，源极26与漏极27例如但不限于为钛、铝、镍、金等金属。
需说明的是，基板21、缓冲层22a、半导体层22、阻障层24、与压电层29，皆可以为纯质半导体，亦可以具有P型或N型杂质的掺杂。通过半导体层22与阻障层24间的接面、阻障层24与压电层29间的接面，压电层29下方的2DEG将空乏，使得本发明HEMT为加强型元件，亦即其栅极电压为正。此外，栅极金属例如但不限于为肖特基或欧姆金属，例如为钛、铂、铬、镍、钨或其合金等金属。
以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如保护层等。本发明的范围应涵盖上述及其它所有等效变化。

Claims (10)

1.一种高电子迁移率晶体管，其特征在于，包含：
一半导体层，该半导体层具有一半导体层能带间隙；
一阻障层，形成于该半导体层上，并与该半导体层连接，该阻障层具有一阻障层能带间隙；
一压电层，形成于该阻障层上，并与该阻障层连接，该压电层具有一压电层能带间隙，其中，该压电层能带间隙、该阻障层能带间隙、与该半导体层能带间隙之间，相互间具有一部分相互重叠与另一部分相互不重叠；
一栅极，形成于该压电层上，用以接收一栅极电压，进而导通或不导通该高电子迁移率晶体管；以及
一源极与一漏极，分别形成于该栅极两侧；
其中，该压电层分别与该源极及该漏极之间，由该阻障层隔开，使得于除压电层下方外的半导体层与阻障层的至少一部分接面，形成一二维电子云，且该二维电子云与该源极及该漏极电连接。
2.如权利要求1所述的高电子迁移率晶体管，其中，还包含一绝缘层，形成于该压电层之上，并与该压电层连接。
3.如权利要求1所述的高电子迁移率晶体管，其中，该压电层包括一氧化锌基底层。
4.如权利要求1所述的高电子迁移率晶体管，其中，该半导体层包括一氮化镓基底层，且该阻障层包括一氮化铝镓基底层。
5.如权利要求1所述的高电子迁移率晶体管，其中，该半导体层形成于一硅基板、一碳化硅基板、或一蓝宝石基板上，且该基板与该半导体层间，具有一缓冲层。
6.一种高电子迁移率晶体管制造方法，其特征在于，包含：
提供一半导体层，该半导体层具有一半导体层能带间隙；
形成一阻障层于该半导体层上，并与该半导体层连接，该阻障层具有一阻障层能带间隙；
形成一压电层于该阻障层上，并与该阻障层连接，该压电层具有一压电层能带间隙，其中，该压电层能带间隙、该阻障层能带间隙、与该半导体层能带间隙之间，相互间具有一部分相互重叠与另一部分相互不重叠；
形成一栅极于该压电层上，用以接收一栅极电压，进而导通或不导通该高电子迁移率晶体管；以及
分别形成一源极与一漏极于该栅极两侧；
其中，该压电层分别与该源极及该漏极之间，由该阻障层隔开，使得于除压电层下方外的半导体层与阻障层的至少一部分接面，形成一二维电子云，且该二维电子云与该源极及该漏极电连接。
7.如权利要求6所述的高电子迁移率晶体管制造方法，其中，还包含形成一绝缘层于该压电层之上，并与该压电层连接。
8.如权利要求6所述的高电子迁移率晶体管制造方法，其中，该压电层包括一氧化锌基底层。
9.如权利要求6所述的高电子迁移率晶体管制造方法，其中，该半导体层包括一氮化镓基底层，且该阻障层包括一氮化铝镓基底层。
10.如权利要求6所述的高电子迁移率晶体管制造方法，其中，该半导体层形成于一硅基板、一碳化硅基板、或一蓝宝石基板上，且该基板与该半导体层间，具有一缓冲层。
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