CN103579203A - 高效率硅控整流装置 - Google Patents

高效率硅控整流装置 Download PDF

Info

Publication number
CN103579203A
CN103579203A CN201310464229.6A CN201310464229A CN103579203A CN 103579203 A CN103579203 A CN 103579203A CN 201310464229 A CN201310464229 A CN 201310464229A CN 103579203 A CN103579203 A CN 103579203A
Authority
CN
China
Prior art keywords
heavily doped
doped region
type
type heavily
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310464229.6A
Other languages
English (en)
Other versions
CN103579203B (zh
Inventor
陈东旸
彭政杰
吴伟琳
姜信钦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Amazing Microelectronic Corp
Original Assignee
Amazing Microelectronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amazing Microelectronic Corp filed Critical Amazing Microelectronic Corp
Publication of CN103579203A publication Critical patent/CN103579203A/zh
Application granted granted Critical
Publication of CN103579203B publication Critical patent/CN103579203B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/747—Bidirectional devices, e.g. triacs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

本发明是揭露一种高效率硅控整流装置，其包含一P型区域，此围绕一N型区域。N型区域中设有一第一P型重掺杂区，其连接一高电压端。多个第二N型重掺杂区设于N型区域中。多个第二P型重掺杂区较第一N型重掺杂区更接近第二N型重掺杂区，并设于P型区域中。至少一第三N型掺杂区设于P型区域中，且连接一低电压端。此外，一者为第二N型重掺杂区位于P型区域中，另一者为第二P型重掺杂区位于N型区域中，此二条件可选择性或同时满足。

Description

高效率硅控整流装置
技术领域
本发明是关于一种整流装置，且特别关于一种高效率硅控整流装置。
背景技术
由于集成电路（IC）的元件已微缩化至纳米尺寸，很容易受到静电放电（ESD）的冲击而损伤，再加上一些电子产品，如笔记型电脑或手机亦作的比以前更加轻薄短小。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。在高电压伤害内部元件之前，ESD元件系使用于许多集成电路中，以释放由外部接脚接收的高电压，其中一种ESD元件为硅控整流器。
图1为先前技术的硅控整流器的元件结构，其包含一N型井区10、位于一P型基板14的一P型井区12、位于N型井区10中的一高浓度的P型重掺杂区16与一高浓度的N型重掺杂区18、位于P型井区12中的一高浓度的P型重掺杂区20与一高浓度的N型重掺杂区22。在此硅控整流器中，P型重掺杂区16、N型重掺杂区18、N型井区10与P型井区12形成一PNP晶体管，且N型井区10、P型井区12与N型重掺杂区22形成一NPN晶体管。一外部焊垫PAD电性连接P型重掺杂区16与N型重掺杂区18，一外部接地焊垫GND电性连接P型重掺杂区20与N型重掺杂区22。因此，当PAD接收一高电压时，可触发此硅控整流器，以释放一电流至GND。然而，此硅控整流器的触发电压与维持电压(holding voltage)是固定的。此设计无法提供可调的触发电压与维持电压，以满足ESD保护需求。此外，硅控整流器的ESD电流无法均匀分布，此将造成低ESD效率。
因此，本发明是在针对上述的困扰，提出一种高效率硅控整流装置，以解决现有所产生的问题。
发明内容
本发明的主要目的，在于提供一种高效率硅控整流装置，其是利用均匀分布的N型与P型重掺杂区建立多个均匀分布的静电放电（ESD）路径，并调整维持电压(holding voltage)与触发电压(triggering voltage)，进而满足ESD保护需求。
为达上述目的，本发明提供一种高效率硅控整流装置，包含一P型基板与一N型井区，N型井区设于P型基板中。一第一P型重掺杂区与至少一第一N型重掺杂区系设于N型井区中，并连接一高电压端。多个第二N型重掺杂区均匀地设于N型井区中，第二N型重掺杂区与第一N型重掺杂区位于第一P型重掺杂区的外侧。多个第二P型重掺杂区均匀地设于P型基板中，并较第一N型重掺杂区更接近第二N型重掺杂区，且均匀地设于N型井区的外侧。另有至少一第三N型重掺杂区设于P型基板中，并连接一低电压端，第二P型重掺杂区设于第三N型重掺杂区与N型井区之间，第二N型重掺杂区与第二P型重掺杂区是符合第一条件、第二条件或此二者。第一条件为第二N型重掺杂区向第三N型重掺杂区延伸，并设于P型基板中；第二条件为第二P型重掺杂区向第一P型重掺杂区延伸，并设于N型井区中。
其中所述第一N型重掺杂区与所述多个第二N型重掺杂区设于所述第一P型重掺杂区的外围。
其中所述第一N型重掺杂区的数量为二，所述第三N型重掺杂区的数量为二。
其中所述多个第二N型重掺杂区沿所述N型井区的侧壁排成一行，所述多个第二P型重掺杂区沿所述N型井区的所述侧壁排成一行。
其中所述第三N型重掺杂区的二端向所述N型井区延伸，以缩短介于所述第三N型重掺杂区与所述N型井区的宽度。
本发明提供另一种高效率硅控整流装置，包含一N型基板与一P型井区，P型井区设于N型基板中，以围绕N型基板的一N型区域。一第一P型重掺杂区与至少一第一N型重掺杂区设于N型区域中，并连接一高电压端。多个第二N型重掺杂区均匀地设于N型区域中，第二N型重掺杂区与第一N型重掺杂区位于第一P型重掺杂区的外侧。有多个第二P型重掺杂区均匀地设于P型井区中，并较第一N型重掺杂区更接近第二N型重掺杂区，且均匀地设于N型区域的外侧。另有至少一第三N型重掺杂区设于P型井区中，并连接一低电压端，第二P型重掺杂区设于第三N型重掺杂区与N型区域之间，第二N型重掺杂区与第二P型重掺杂区是符合第一条件、第二条件或此二者。第一条件为第二N型重掺杂区向第三N型重掺杂区延伸，并设于P型井区中；第二条件为第二P型重掺杂区向第一P型重掺杂区延伸，并设于N型区域中。
其中所述第一N型重掺杂区与所述多个第二N型重掺杂区设于所述第一P型重掺杂区的外围。
其中所述第一N型重掺杂区的数量为二，所述第三N型重掺杂区的数量为二。
其中所述多个第二N型重掺杂区沿所述N型区域的侧壁排成一行，所述多个第二P型重掺杂区沿该N型区域的所述侧壁排成一行。
其中所述第三N型重掺杂区的二端向所述N型区域延伸，以缩短介于所述第三N型重掺杂区与所述P型井区的宽度。
本发明改变均匀设置的N型与P型重掺杂区的数量，以提升ESD效率。
兹为使贵审查委员对本发明的结构特征及所达成的功效更有进一步的了解与认识，谨佐以较佳的实施例图及配合详细的说明，说明如后：
附图说明
图1为先前技术的硅控整流器的结构剖视图。
图2为本发明的第一实施例的布局示意图。
图3(a)至图3(c)分别为本发明的沿图2的A-A’、B-B’、C-C’线段的结构剖视图。
图4为本发明的第一实施例的电流对电压曲线图。
图5为本发明的第二实施例的布局示意图。
图6(a)至图6(c)分别为本发明的沿图5的A-A’、B-B’、C-C’线段的结构剖视图。
图7为本发明的第二实施例的电流对电压曲线图。
图8为本发明的第三实施例的布局示意图。
图9(a)至图9(c)分别为本发明的沿图8的A-A’、B-B’、C-C’线段的结构剖视图。
图10为本发明的第三实施例的电流对电压曲线图。
图11为本发明的第四实施例的布局示意图。
图12(a)至图12(c)分别为本发明的沿图11的A-A’、B-B’、C-C’线段的结构剖视图。
图13为本发明的第四实施例的电流对电压曲线图。
图14为本发明的第五实施例的布局示意图。
图15(a)至图15(c)分别为本发明的沿图14的A-A’、B-B’、C-C’线段的结构剖视图。
图16为本发明的第五实施例的电流对电压曲线图。
图17为本发明的第六实施例的布局示意图。
图18(a)至图18(c)分别为本发明的沿图17的A-A’、B-B’、C-C’线段的结构剖视图。
图19为本发明的第六实施例的电流对电压曲线图。
图20为本发明的第七实施例的布局示意图。
图21(a)至图21(c)分别为本发明的沿图20的A-A’、B-B’、C-C’线段的结构剖视图。
图22为本发明的第七实施例的电流对电压曲线图。
图23为本发明的第八实施例的布局示意图。
图24(a)至图24(c)分别为本发明的沿图23的A-A’、B-B’、C-C’线段的结构剖视图。
图25为本发明的第八实施例的电流对电压曲线图。
附图标记说明：10-N型井区；12-P型井区；14-P型基板；16-P型重掺杂区；18-N型重掺杂区；20-P型重掺杂区；22-N型重掺杂区；24-P型基板；26-N型井区；28-第一P型重掺杂区；30-第一N型重掺杂区；32-第二N型重掺杂区；34-第二P型重掺杂区；36-第三N型重掺杂区；38-N型基板；40-P型井区；42-N型区域；44-第一P型重掺杂区；46-第一N型重掺杂区；48-第二N型重掺杂区；50-第二P型重掺杂区；52-第三N型重掺杂区。
具体实施方式
请参阅图2与图3(a)至图3(c)，以下先介绍本发明的第一实施例。第一实施例包含一P型基板24与一N型井区26，N型井区26是设于P型基板24中。一第一P型重掺杂区28与至少一第一N型重掺杂区30是设于N型井区26中，并连接一高电压端VDD。由于第一N型重掺杂区30连接高电压端VDD，故硅控整流装置于正常操作中，不会被触发。在此实施例中，第一N型重掺杂区30的数量是以二为例。多个第二N型重掺杂区32是均匀地设于N型井区26中，第二N型重掺杂区32与第一N型重掺杂区30位于第一P型重掺杂区28的外侧。第二N型重掺杂区32是区分为二个第一群组，每一第一群组的第二N型重掺杂区32沿N型井区26的侧壁排列成一行，且二个第一群组分别沿第一P型重掺杂区28的相异两侧设置。第一N型重掺杂区30与第一群组的第二N型重掺杂区32交错设置。
多个第二P型重掺杂区34是均匀地设于P型基板24中，并区分为二个第二群组。每一第二群组的第二P型重掺杂区34沿N型井区26的侧壁排列成一行，且二个第二群组分别沿N型井区26的相异两侧设置。任一群组的第二P型重掺杂区34较第一N型重掺杂区30更接近任一群组的第二N型重掺杂区32，且均匀地设于N型井区26的外侧。另有至少一第三N型重掺杂区36是设于P型基板24中，并连接一低电压端VSS，第三N型重掺杂区36的数量是以二为例。第二P型重掺杂区34设于第三N型重掺杂区36与N型井区26之间，第三N型重掺杂区36的二端向N型井区26延伸，以缩短介于第三N型重掺杂区36与N型井区26之间的宽度。第二N型重掺杂区32与第二P型重掺杂区34是建立多个均匀的ESD路径，以增强ESD效率。
请参阅图2与图4。实线与虚线分别代表本发明的第一实施例与先前技术的硅控整流器。在先前技术中，硅控整流器利用位于N型井区中的P型重掺杂区及位于P型井区中的N型重掺杂区。因为本发明的第二N型重掺杂区32与第二P型重掺杂区34能建立多个均匀的ESD路径，且介于第三N型重掺杂区36与N型井区26之间的宽度能被缩短，故第一实施例的维持电压V2高于先前技术的硅控整流器的维持电压V1。因此，本发明的ESD效能得以提升。换句话说，第二N型重掺杂区32与第二P型重掺杂区34的数量愈多，维持电压就愈高，且被缩短的宽度愈多，维持电压亦愈高。
请参阅图5与图6(a)至图6(c)，以下介绍本发明的第二实施例。第二实施例与第一实施例差别在于第二N型重掺杂区32所占据的位置。在第二实施例中，第二N型重掺杂区32向第三N型重掺杂区36延伸，并位于P型基板24与N型井区26中。请参阅图5与图7，实线与虚线分别代表本发明的第二实施例与先前技术的硅控整流器。因为第二N型重掺杂区32的PN接面较第一实施例更接近第三N型重掺杂区36，所以第二实施例的触发电压V4低于先前技术的硅控整流器的触发电压V3。
请参阅图8与图9(a)至图9(c)，以下介绍本发明的第三实施例。第三实施例与第一实施例差别在于第二P型重掺杂区34所占据的位置。在第三实施例中，第二P型重掺杂区34向第一P型重掺杂区28延伸，并位于P型基板24与N型井区26中。请参阅图8与图10，实线与虚线分别代表本发明的第三实施例与先前技术的硅控整流器。因为第二P型重掺杂区34的PN接面较第一实施例更接近第一P型重掺杂区28，所以第三实施例的触发电压V5低于先前技术的硅控整流器的触发电压V3。
请参阅图11与图12(a)至图12(c)，以下介绍本发明的第四实施例。第四实施例与第一实施例差别在于第二N型重掺杂区32与第二P型重掺杂区34所占据的位置。在第四实施例中，第二N型重掺杂区32向第三N型重掺杂区36延伸，并位于P型基板24与N型井区26中。第二P型重掺杂区34向第一P型重掺杂区28延伸，并位于P型基板24与N型井区26中。请参阅图11与图13，实线与虚线分别代表本发明的第四实施例与先前技术的硅控整流器。因为第二N型重掺杂区32的PN接面较第一实施例更接近第三N型重掺杂区36，且第二P型重掺杂区34的PN接面较第一实施例更接近第一P型重掺杂区28，所以第四实施例的触发电压V6低于先前技术的硅控整流器的触发电压V3。
请参阅图14与图15(a)至图15(c)，以下先介绍本发明的第五实施例。第五实施例包含一N型基板38与一P型井区40，P型井区40是设于N型基板38中，以围绕N型基板38的一N型区域42。一第一P型重掺杂区44与至少一第一N型重掺杂区46系设于N型区域42中，并连接一高电压端VDD。由于第一N型重掺杂区46连接高电压端VDD，故硅控整流装置于正常操作中，不会被触发。在此实施例中，第一N型重掺杂区46的数量是以二为例。多个第二N型重掺杂区48系均匀地设于N型区域42中，第二N型重掺杂区48与第一N型重掺杂区46位于第一P型重掺杂区44的外侧。第二N型重掺杂区48系区分为二个第一群组，每一第一群组的第二N型重掺杂区48沿N型区域42的侧壁排列成一行，且二个第一群组分别沿第一P型重掺杂区44的相异两侧设置。第一N型重掺杂区46与第一群组的第二N型重掺杂区48交错设置。
多个第二P型重掺杂区50是均匀地设于P型井区40中，并区分为二个第二群组。每一第二群组的第二P型重掺杂区50沿N型区域42的侧壁排列成一行，且二个第二群组分别沿N型区域42的相异两侧设置。任一群组的第二P型重掺杂区50较第一N型重掺杂区46更接近任一群组的第二N型重掺杂区48，且均匀地设于N型区域42的外侧。另有至少一第三N型重掺杂区52系设于P型基板38中，并连接一低电压端VSS，第三N型重掺杂区52的数量是以二为例。第二P型重掺杂区50设于第三N型重掺杂区52与N型区域42之间，第三N型重掺杂区52的二端向N型区域42延伸，以缩短介于第三N型重掺杂区52与N型区域42之间的宽度。第二N型重掺杂区48与第二P型重掺杂区50系建立多个均匀的ESD路径，以增强ESD效率。
请参阅图14与图16。实线与虚线分别代表本发明的第五实施例与先前技术的硅控整流器。因为本发明的第二N型重掺杂区48与第二P型重掺杂区50能建立多个均匀的ESD路径，且介于第三N型重掺杂区52与N型区域42之间的宽度能被缩短，故第五实施例的维持电压V2’高于先前技术的硅控整流器的维持电压V1’。因此，本发明的ESD效能得以提升。换句话说，第二N型重掺杂区48与第二P型重掺杂区50的数量愈多，维持电压就愈高，且被缩短的宽度愈多，维持电压亦愈高。
请参阅图17与图18(a)至图18(c)，以下介绍本发明的第六实施例。第六实施例与第五实施例差别在于第二N型重掺杂区48所占据的位置。在第六实施例中，第二N型重掺杂区48向第三N型重掺杂区52延伸，并位于P型井区40与N型区域42中。请参阅图17与图19，实线与虚线分别代表本发明的第六实施例与先前技术的硅控整流器。因为第二N型重掺杂区48的PN接面较第五实施例更接近第三N型重掺杂区52，所以第六实施例的触发电压V4’低于先前技术的硅控整流器的触发电压V3’。
请参阅图20与图21(a)至图21(c)，以下介绍本发明的第七实施例。第七实施例与第五实施例差别在于第二P型重掺杂区50所占据的位置。在第七实施例中，第二P型重掺杂区50向第一P型重掺杂区44延伸，并位于P型井区40与N型区域42中。请参阅图20与图22，实线与虚线分别代表本发明的第七实施例与先前技术的硅控整流器。因为第二P型重掺杂区50的PN接面较第五实施例更接近第一P型重掺杂区44，所以第七实施例的触发电压V5’低于先前技术的硅控整流器的触发电压V3’。
请参阅图23与图24(a)至图24(c)，以下介绍本发明的第八实施例。第八实施例与第五实施例差别在于第二N型重掺杂区48与第二P型重掺杂区50所占据的位置。在第八实施例中，第二N型重掺杂区48向第三N型重掺杂区52延伸，并位于P型井区40与N型区域42中。第二P型重掺杂区50向第一P型重掺杂区44延伸，并位于P型井区40与N型区域42中。请参阅图23与图25，实线与虚线分别代表本发明的第八实施例与先前技术的硅控整流器。因为第二N型重掺杂区48的PN接面较第五实施例更接近第三N型重掺杂区52，且第二P型重掺杂区50的PN接面较第五实施例更接近第一P型重掺杂区44，所以第八实施例的触发电压V6’低于先前技术的硅控整流器的触发电压V3’。
综上所述，本发明改变均匀设置的N型与P型重掺杂区的数量，以提升ESD效率。
以上所述者，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的申请专利范围内。

Claims (10)

1.一种高效率硅控整流装置，其特征在于，包含：
一P型基板；
一N型井区，其设于该P型基板中；
一第一P型重掺杂区，其设于该N型井区中，并连接一高电压端；
至少一第一N型重掺杂区，其设于该N型井区中，并连接该高电压端；
多个第二N型重掺杂区，其均匀地设于该N型井区中，该多个第二N型重掺杂区与该第一N型重掺杂区位于该第一P型重掺杂区的外侧；
多个第二P型重掺杂区，其均匀地设于该P型基板中，并较该第一N型重掺杂区更接近该多个第二N型重掺杂区，且均匀地设于该N型井区的外侧；以及
至少一第三N型重掺杂区，其设于该P型基板中，并连接一低电压端，该多个第二P型重掺杂区设于该第三N型重掺杂区与该N型井区之间，该多个第二N型重掺杂区与该多个第二P型重掺杂区是符合第一条件、第二条件或此二者，该第一条件为该多个第二N型重掺杂区向该第三N型重掺杂区延伸，并设于该P型基板中，该第二条件为该多个第二P型重掺杂区向该第一P型重掺杂区延伸，并设于该N型井区中。
2.如权利要求1所述的高效率硅控整流装置，其特征在于，该第一N型重掺杂区与该多个第二N型重掺杂区设于该第一P型重掺杂区的外围。
3.如权利要求1所述的高效率硅控整流装置，其特征在于，该第一N型重掺杂区的数量为二，该第三N型重掺杂区的数量为二。
4.如权利要求1所述的高效率硅控整流装置，其特征在于，该多个第二N型重掺杂区沿该N型井区的侧壁排成一行，该多个第二P型重掺杂区沿该N型井区的该侧壁排成一行。
5.如权利要求1所述的高效率硅控整流装置，其特征在于，该第三N型重掺杂区的二端向该N型井区延伸，以缩短介于该第三N型重掺杂区与该N型井区的宽度。
6.一种高效率硅控整流装置，其特征在于，包含：
一N型基板；
一P型井区，其设于该N型基板中，以围绕该N型基板的一N型区域；
一第一P型重掺杂区，其设于该N型区域中，并连接一高电压端；
至少一第一N型重掺杂区，其设于该N型区域中，并连接该高电压端；
多个第二N型重掺杂区，其均匀地设于该N型区域中，该多个第二N型重掺杂区与该第一N型重掺杂区位于该第一P型重掺杂区的外侧；
多个第二P型重掺杂区，其均匀地设于该P型井区中，并较该第一N型重掺杂区更接近该多个第二N型重掺杂区，且均匀地设于该N型区域的外侧；以及
至少一第三N型重掺杂区，其设于该P型井区中，并连接一低电压端，该多个第二P型重掺杂区设于该第三N型重掺杂区与该N型区域之间，该多个第二N型重掺杂区与该多个第二P型重掺杂区系符合第一条件、第二条件或此二者，该第一条件为该多个第二N型重掺杂区向该第三N型重掺杂区延伸，并设于该P型井区中，该第二条件为该多个第二P型重掺杂区向该第一P型重掺杂区延伸，并设于该N型区域中。
7.如权利要求6所述的高效率硅控整流装置，其特征在于，该第一N型重掺杂区与该多个第二N型重掺杂区设于该第一P型重掺杂区的外围。
8.如权利要求6所述的高效率硅控整流装置，其特征在于，该第一N型重掺杂区的数量为二，该第三N型重掺杂区的数量为二。
9.如权利要求6所述的高效率硅控整流装置，其特征在于，该多个第二N型重掺杂区沿该N型区域的侧壁排成一行，该多个第二P型重掺杂区沿该N型区域的该侧壁排成一行。
10.如权利要求6所述的高效率硅控整流装置，其特征在于，该第三N型重掺杂区的二端向该N型区域延伸，以缩短介于该第三N型重掺杂区与该P型井区的宽度。
CN201310464229.6A 2013-08-06 2013-10-08 高效率硅控整流装置 Active CN103579203B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/959,882 US9024354B2 (en) 2013-08-06 2013-08-06 Silicon-controlled rectification device with high efficiency
US13/959,882 2013-08-06

Publications (2)

Publication Number Publication Date
CN103579203A true CN103579203A (zh) 2014-02-12
CN103579203B CN103579203B (zh) 2016-03-30

Family

ID=50050630

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310464229.6A Active CN103579203B (zh) 2013-08-06 2013-10-08 高效率硅控整流装置

Country Status (2)

Country Link
US (2) US9024354B2 (zh)
CN (1) CN103579203B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024762A (zh) * 2016-07-18 2016-10-12 中国科学院微电子研究所 一种静电保护结构
CN107546223A (zh) * 2017-08-22 2018-01-05 湘潭大学 一种华夫饼型小岛式二极管触发可控硅静电防护器件
CN110062960A (zh) * 2019-03-07 2019-07-26 香港应用科技研究院有限公司 用于静电放电(esd)保护的低电容和高保持电压瞬态电压抑制器(tvs)器件
WO2021057275A1 (zh) * 2019-09-26 2021-04-01 无锡华润上华科技有限公司 一种双向esd保护器件及电子装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354798B (zh) * 2020-03-16 2022-07-01 上海晶丰明源半导体股份有限公司 双向非对称双通道开关器件及其制造方法
CN111354799B (zh) * 2020-04-10 2022-07-01 上海晶丰明源半导体股份有限公司 双向非对称双通道开关器件及其制造方法
CN111627813B (zh) * 2020-06-10 2023-06-23 上海维安半导体有限公司 一种可控硅器件及制造方法
CN113871382B (zh) * 2021-09-23 2023-05-09 电子科技大学 一种优化esd防护性能的dcscr器件
CN114050180B (zh) * 2021-10-08 2024-05-17 南京矽力微电子技术有限公司 对称的可控硅结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070034896A1 (en) * 2005-08-10 2007-02-15 Samsung Electronics Co., Ltd. Silicon-controlled rectifier for electrostatic discharge protection circuits and structure thereof
TW200945575A (en) * 2008-04-30 2009-11-01 Amazing Microelectronic Corp Bidirectional silicon-controlled rectifier
CN101728428A (zh) * 2008-10-10 2010-06-09 和舰科技(苏州)有限公司 一种硅控整流器及其制造方法
CN102208455A (zh) * 2011-03-29 2011-10-05 上海宏力半导体制造有限公司 硅控整流器
TW201327779A (zh) * 2011-12-20 2013-07-01 Amazing Microelectronic Corp 具有可調式保持電壓之矽控整流器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5473169A (en) * 1995-03-17 1995-12-05 United Microelectronics Corp. Complementary-SCR electrostatic discharge protection circuit
US5973367A (en) * 1995-10-13 1999-10-26 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
IT1298516B1 (it) * 1998-01-30 2000-01-12 Sgs Thomson Microelectronics Dispositivo elettronico di potenza integrato su un materiale semiconduttore e relativo processo di fabricazione
US6509585B2 (en) 2000-03-20 2003-01-21 Winbond Electronics Corp. Electrostatic discharge protective device incorporating silicon controlled rectifier devices
US6492208B1 (en) * 2000-09-28 2002-12-10 Taiwan Semiconductor Manufacturing Company Embedded SCR protection device for output and input pad
TW479342B (en) 2001-01-05 2002-03-11 Macronix Int Co Ltd Electrostatic discharge protection circuit of input/output pad
US20030102485A1 (en) 2001-12-04 2003-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Variable trigger voltage silicon controlled rectifier
TWI264107B (en) 2005-07-22 2006-10-11 System General Corp Electrostatic discharge device with latch-up immunity
US7777248B1 (en) 2008-09-30 2010-08-17 Pmc-Sierra, Inc. Semiconductor device for latch-up prevention
DE102010051961A1 (de) * 2010-11-19 2012-05-24 Austriamicrosystems Ag Thyristorbauelement
US8633541B2 (en) * 2010-12-28 2014-01-21 Texas Instruments Incorporated Diode isolated drain extended NMOS ESD cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070034896A1 (en) * 2005-08-10 2007-02-15 Samsung Electronics Co., Ltd. Silicon-controlled rectifier for electrostatic discharge protection circuits and structure thereof
TW200945575A (en) * 2008-04-30 2009-11-01 Amazing Microelectronic Corp Bidirectional silicon-controlled rectifier
CN101728428A (zh) * 2008-10-10 2010-06-09 和舰科技(苏州)有限公司 一种硅控整流器及其制造方法
CN102208455A (zh) * 2011-03-29 2011-10-05 上海宏力半导体制造有限公司 硅控整流器
TW201327779A (zh) * 2011-12-20 2013-07-01 Amazing Microelectronic Corp 具有可調式保持電壓之矽控整流器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024762A (zh) * 2016-07-18 2016-10-12 中国科学院微电子研究所 一种静电保护结构
CN107546223A (zh) * 2017-08-22 2018-01-05 湘潭大学 一种华夫饼型小岛式二极管触发可控硅静电防护器件
CN107546223B (zh) * 2017-08-22 2020-02-21 湘潭大学 一种华夫饼型小岛式二极管触发可控硅静电防护器件
CN110062960A (zh) * 2019-03-07 2019-07-26 香港应用科技研究院有限公司 用于静电放电(esd)保护的低电容和高保持电压瞬态电压抑制器(tvs)器件
CN110062960B (zh) * 2019-03-07 2021-11-26 香港应用科技研究院有限公司 用于静电放电(esd)保护的低电容和高保持电压瞬态电压抑制器(tvs)器件
WO2021057275A1 (zh) * 2019-09-26 2021-04-01 无锡华润上华科技有限公司 一种双向esd保护器件及电子装置

Also Published As

Publication number Publication date
CN103579203B (zh) 2016-03-30
US20150041848A1 (en) 2015-02-12
US9153679B2 (en) 2015-10-06
US9024354B2 (en) 2015-05-05
US20150194511A1 (en) 2015-07-09

Similar Documents

Publication Publication Date Title
CN103579203B (zh) 高效率硅控整流装置
US10249609B2 (en) Apparatuses for communication systems transceiver interfaces
CN113272956B (zh) 用于耐高电压高速接口的具有低漏电流的电过应力保护
CN107527879B (zh) 用于有源控制的触发和锁存释放晶闸管的设备和方法
US9831233B2 (en) Apparatuses for communication systems transceiver interfaces
US8232601B1 (en) Transient voltage suppressors
US10134723B2 (en) Electrostatic discharge protection device and electronic device having the same
US8552530B2 (en) Vertical transient voltage suppressors
TW533591B (en) Low-substrate noise ESD protection circuits by using bi-directional polysilicon diodes
US20200381417A1 (en) High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions
CN108511434B (zh) 用于静电放电（esd）保护的装置和方法
US7420252B2 (en) LDMOS device with improved ESD performance
US20110133247A1 (en) Zener-Triggered SCR-Based Electrostatic Discharge Protection Devices For CDM And HBM Stress Conditions
WO2017078676A1 (en) Transient triggered finfet silicon controlled rectifier for electrostatic discharge protection
CN103839926A (zh) 三维集成电路封装
EP3051591A1 (en) Electrostatic discharge protection device and electrostatic discharge protection system
US9130010B2 (en) Latch-up robust SCR-based devices
CN103094273A (zh) 静电放电保护元件
US9165919B2 (en) Semiconductor device
CN102957138B (zh) 静电放电保护电路
US10325901B1 (en) Circuit for increasing the impedance of an ESD path in an input/output circuit and method of implementing the same
US8941959B2 (en) ESD protection apparatus
TWI518867B (zh) 保護元件以及具有此保護元件的靜電放電保護裝置
CN114388493A (zh) Esd保护电路
TWI649852B (zh) 包含觸發電壓可調式疊接電晶體之ｅｓｄ保護電路及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant