CN110062960A - 用于静电放电(esd)保护的低电容和高保持电压瞬态电压抑制器(tvs)器件 - Google Patents
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Abstract
一种无阱的瞬态电压抑制器(TVS)硅控整流器(SCR)，其P+阳极区不在N阱中。P+阳极区20被表面附近的N+隔离区围绕，并且下面的深N+区形成在p‑衬底中。N+阴极区形成在p‑衬底中。深N+区的掺杂为5x1018至5x1019/cm3，相比之下，典型N阱的掺杂为1x1016/cm3，或者p‑衬底的掺杂为1x1013至1x1015/cm3。深N+区中的高掺杂导致复合电流，其可以分流一半阳极电流。由于深N+区比N阱浅得多，因此侧壁电容大大减小，允许更高速的应用。
Description
技术领域
本发明涉及静电放电(Electro-Static-Discharge，ESD)保护电路，更具体地涉及低电容和高保持电压二极管。
背景技术
多种不同集成电路(IC)容易受到静电放电(ESD)脉冲的损坏和故障。工厂中发生的ESD故障会导致产量降低。当最终用户触摸设备时，也可能发生ESD故障。
各种ESD保护结构已被放置在IC的输入、输出、或双向I/O引脚附近。许多这种保护结构都使用无源器件，如串联电阻、二极管和厚氧化物晶体管。其他ESD结构使用有源晶体管来安全地分流ESD电流。
随着制造能力的提高和器件尺寸的缩小，在正常工作期间，较低的电压被施加给晶体管。这些较小晶体管更容易有过电压故障，但可以在较低的电源电压下工作，从而消耗更少功率并产生更少热量。
这些较小晶体管通常放置在IC的内“核”中，而栅长大于最小值的较大晶体管会放置在核心周围的外围器件里。ESD保护结构则放置在使用这些较大晶体管的外围器件里。
核心晶体管的较薄栅极氧化物，可以被施加到微小核心器件上的较小电容耦合电流引致短路，从而衬底结熔化。来自人或机器的静电就能产生这种破坏性电流，其仅被外围的输入保护电路部分阻挡。
图1显示具有几个ESD保护钳的芯片。核心电路250包含核心晶体管322、324，核心晶体管322、324有较小的沟道长度，可能被相当低电压的电流损坏。核心电路250接收电源电压VDD，如1.8伏、1.2伏、或一些其他值。核心电路250中可能有数千个核心晶体管。
可以在每个I/O焊盘上通过电源钳326提供保护，防止ESD脉冲的伤害。电源钳326连接在VDD和地(VSS)之间，并将电源轨之间的ESD脉冲分流。
在不同的焊盘和核心电路250之间可能会发生一些交叉耦合，例如通过衬底和电容。施加到一个I/O焊盘10上的ESD脉冲可以通过这种交叉耦合而耦合到核心电路250中，从而导致核心电路250中的晶体管322、324的损坏。电源钳326可以从ESD脉冲分流足够的电流以减少这种交叉耦合及防止损坏。施加到I/O引脚的ESD脉冲仍然可以耦合到核心电路250中，例如通过电源线，但是然后可以激活电源钳326以减少潜在的损坏。
电源钳326也可以因为其他ESD脉冲而开启，例如施加到I/O引脚的ESD脉冲，此时ESD脉冲通过I/O引脚的ESD保护结构中的二极管分流到内部VDD轨时，导致间接的VDD到VSSESD脉冲。例如，施加到I/O焊盘10上的ESD脉冲可以使ESD保护器件12导通以传导到VDD。
每个I/O焊盘10和11可以配备有一个或多个ESD保护装置12、16和14、18，以防止各种可能性。ESD保护装置16接通并将来自I/O焊盘10的负ESD脉冲放电至地。ESD保护装置18接通并将来自I/O焊盘11的负ESD脉冲放电至地。同样，ESD保护装置12通过电源钳326接通并将来自I/O焊盘10的正ESD脉冲放电至地。ESD保护装置14通过电源钳326接通并将来自I/O焊盘11的正ESD脉冲放电至地。
一些现有技术的ESD保护结构具有大面积电容器、电阻器或晶体管。大尺寸器件昂贵且不合需要。一些现有技术的ESD保护装置不适用于标准CMOS工艺，例如在绝缘体上硅(Silicon-On-Insulator，SOI)工艺中使用绝缘层的ESD保护装置。
二极管已被用作ESD保护结构，但是在大ESD电流流动时二极管的I-V特性会产生高电压，并且这些高电压仍然可能损坏核心晶体管。一些ESD保护结构会使用串联的两个二极管而不是一个二极管，但是由于两个串联二极管的电压降增加，这种堆叠二极管在某些环境中是不希望的。
硅控整流器(Silicon-Controlled Rectifier，SCR)也已成功使用。可以使用SCR和二极管。但是，简单地将二极管和SCR用于ESD保护结构，可能会产生不稳定的结果，这取决于SCR和二极管以及其他结构如保护环的相对位置。
图2显示ESD保护装置的安全设计窗口。I-V曲线94显示流经现有技术ESD结构的电流是ESD脉冲电压的一个函数。
首先，在ESD事件开始时，器件关闭。I-V曲线94显示当二极管或其他器件开启并传导电流时电压从零上升直到触发电压VTRIG。高于该触发电压，ESD结构中的其他器件导通，例如MOS晶体管或SCR，允许更大的电流流动。在触发电压VTRIG之后，随着电流增加，二极管或SCR分流大部分电流，雪崩电流或类似机制可以降低电压，导致I-V曲线94的快速回跳。快速回跳期间的最低电压是保持电压VHOLD。
保持电压VHOLD应该大于电源电压VDD，以确保不发生闩锁效应。而且，最大电压，例如触发电压VTRIG，应小于器件击穿电压VBD，以确保不发生永久性损坏。当超过击穿电压VBD一段时间后，可能发生热故障。当ESD保护结构在安全设计窗口内工作时，IC可靠性得到增强，因此I-V曲线94在VDD和VBD之间运行。
实际器件曲线可能变化并显示次级效应，在简化的I-V曲线94中未示出。随着IC处理技术的改进和收缩，由于较薄的栅极氧化物和较小的器件尺寸，VBD会降低。另外，VDD可能会减少。因此，安全设计窗口可能会移位和缩小。对于5V电源，典型的安全设计窗口范围是从保持电压VHOLD＝5.5伏到触发电压VTRIG＝9伏。
图3显示使用N阱的现有技术的ESD保护装置。高掺杂P+阳极区20用作阳极(A)并形成在N阱62中。隔离34可以通过生长场氧化物或通过其他方法产生，以将P+阳极区20与p-衬底64隔离，防止ESD保护器件的短路。
N+阴极区40和P+抽头区44形成在p-衬底64的表面上。N+阴极区40和P+抽头区44都连接到阴极端。P+抽头区44利用阴极电压偏压p-衬底64，例如在正常操作期间接地。
PNPN结构形成，其可在ESD事件期间充当硅控整流器(SCR)。一旦SCR导通，就会流过大电流来分流ESD电流。N-阱62充当PNP基。N-阱62的相对低的掺杂可以产生低的保持电压，这可能违反安全设计窗口。相对大尺寸的N-阱62在N-阱62和N-阱62之间产生大的边界。这个大边界可以有大电容，因为电容是结面积的函数。这种大电容是不希望的，因为它减慢了正常信号。
一些应用如通用串行总线(USB)3.0规定高传输速度并对ESD保护装置上的电容敏感。当将大阱结合到瞬态电压抑制器(Transient Voltage Suppressor，TVS)器件中时，用标准互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺制造的用于ESD保护的TVS可能有太大的电容。
期望有高保持电压和低电容的瞬态电压抑制器(TVS)。期望有一种具有低电容的可用于高速应用的ESD保护器件。期望有热稳定性和鲁棒性的扩散二极管构成的SCR装置。
附图说明
图1显示具有几个ESD保护钳的芯片。
图2显示ESD保护装置的安全设计窗口。
图3显示使用N阱的现有技术的ESD保护装置。
图4是没有N阱的瞬态电压抑制器(TVS)SCR的截面图。
图5是图4所示的没有N阱的TVS SCR的电路示意图。
图6突出显示现有技术的N阱装置中大寄生电容的原因。
图7突出显示没有N阱的装置中的较低寄生电容。
图8是具有增加的多晶硅栅极的另一种无阱TVS SCR。
图9是另一种无阱TVS SCR，其具有增加的电阻器以增加保持电压。
图10是图9所示的另一种具有增加的电阻器以增加保持电压的无阱TVS SCR的电路示意图。
图11是另一种双重双向无阱TVS SCR。
图12是图11所示的双重双向无阱TVS SCR的电路示意图。
图13是无阱TVS SCR重复并与无源组件组合的电路示意图。
图14是串联重复的无阱TVS SCR的电路示意图。
具体实施方式
本发明涉及静电放电(ESD)保护电路的改进。以下描述以使本领域普通技术人员能够制造和使用在特定应用及其要求的上下文中所提供的本发明。对本领域技术人员而言，对优选实施例的各种修改将是显而易见的，本发明定义的一般原理可以应用于其他实施例。因此，本发明并非旨在限于所示和所述的特定实施例，而是应被赋予与本发明披露的原理和新颖特征一致的最宽范围。
发明人已经认识到SCR结构中的N-阱的面积相对较大，并且该大面积增加了电容。移除大N-阱有可能显著降低电容。
图4是没有N-阱的瞬态电压抑制器(TVS)SCR的截面图。N+阴极区40形成在p-衬底64中并连接到阴极端。保护环或抽头可以将p-衬底64接地。
使用高掺杂高能量注入或深扩散来直接在p-衬底64中产生深N+区域30。可以使用高注入能量将N+掺杂剂注入到P+阳极区20正下方的深度。没有下面的N-阱62(图3)。
深N+区30的掺杂浓度远高于N-阱62的掺杂浓度。例如，与N-阱62的1×1016/cm3掺杂或p-衬底64的7×1013/cm3掺杂相比，深N+区30的掺杂可以有1×1019/cm3。因此，深N+区30的掺杂浓度比N-阱62的掺杂浓度大1,000倍左右，并且比p-衬底64的大700,000倍左右。因此，深N+区30不是简单的高度掺杂的阱。深N+区域30需要在没有任何长时间热退火的情况下形成，而N-阱62将需要长时间的热退火。
P+阳极区20和N+阴极区40具有1×1019至6×1020/cm3的高掺杂浓度。P+阳极区20形成在深N+区30上方并且被N+隔离区22、24包围，N+隔离区22、24也形成在深N+区30上方并且围绕深N+区30的周边。
深N+区30的深度远小于N-阱62的深度。深N+区域30可以仅是P+阳极区20的深度的两倍，因此P+阳极区20下面的深N+区39的有效厚度仅为0.2至0.3μm。可以用高离子注入能量形成深N+区30。
PNPN SCR结构由P+阳极区20、深N+区30、p-衬底64和N+阴极区40形成。由于基极是深N+区30而不是轻掺杂的N-阱，深N+区30具有高空穴复合电流，所以获得高保持电压。与轻掺杂的N-阱62相比，深N+区30的高空穴复合率不太可能有闩锁效应(Latch-up)。此外，由于深N+区域30具有较小的轮廓，因此与较深的N-阱相比，结面积减小。减小的结面积提供更低的电容和更高的信号传输速度。
图5是图4所示的没有N-阱的TVS SCR的电路示意图。来自ESD的电流甚至从阳极A流到阴极K，电流从P+阳极区20(其充当PNP晶体管82的发射极)，到深N+区30(作为基极)，再到p-衬底64(作为PNP晶体管82的集电极)，经过p-衬底电阻86，到达N+阴极区40。流经p-衬底电阻86的大电流产生一个电压降到NPN晶体管84的基极，使其导通以在SCR中传导更多电流。NPN晶体管84的发射极是N+阴极区40，其基极是p-衬底64，其集电极是深N+区30。
对深N+区30进行高掺杂具有意想不到的好处。较高的N+掺杂浓度比较低掺杂的N-阱62有更多的保持复合。较大的掺杂浓度在晶格中提供了更多的位点以进行载流子复合，因为掺杂剂原子使晶格变形。晶格中较高密度的复合位点导致较高的空穴复合电流，其被转移并从TVS器件结构的其他部分除去。
当来自P+阳极区20的阳极电流IA注入深N+区30时，一些载流子(空穴)穿过深N+区30中的复合侧并与电子重新结合，从电流中除去。空穴电流复合102除去一个百分比的阳极电流IA，使得通过导电区82的基极到集电极(p-衬底64)的电流减小。空穴电流复合102向SCR结构提供负反馈以减少其电流。
复合率是在深N+区30中复合的阳极电流IA的百分比。低掺杂N-阱62的复合率有大约5％，但深N+区30的复合率有大约60％，因此，只有40％的IA流过导电区PNP晶体管82到p-衬底64。这种惊人的大复合率和减小的电流可以减少流过p-衬底电阻86的电流。阳极电流可以很高，足以将PNP晶体管82和NPN晶体管84保持在导通状态。
图6突出显示现有技术N-阱器件中大寄生电容的原因。N-阱62相对较深，因此N-阱62和p-衬底64之间的侧壁边界相对较大。该大侧壁结面积为N-阱62和p-衬底64之间的侧壁电容器116产生相对大的电容。在高速应用中，该大电容116可能导致电路速度减慢。
N-阱62的底部形成电容器114到p-衬底64，而N-阱62的顶部形成电容器到P+阳极区20。电容器114、116彼此并联连接，再与电容器112串联。电容器114、116的并联连接增加了网络的总电容。
图7突出显示没有N-阱的器件中的较低寄生电容。深N+区30相对较浅，因此深N+区30和p-衬底64之间的侧壁边界相对较小，可以忽略不计。
深N+区30的底部形成电容器126至p-衬底64，深N+区30的顶部形成电容器124至P+阳极区20。电容器124、126彼此串联。电容器124、126的串联连接降低了网络的总电容。任何明显的侧壁电容的缺乏可提供较低的总电容，从而在正常系统运行期间允许进行更高速的应用。
模拟显示寄生电容从N-阱器件中的约230fF减小到使用深N+区30的仅仅120fF。因此电容减少了几乎一半。电容减半对于高速应用特别有用，例如5Gbit/s数据传输线。
器件的闩锁效应风险较低，因为使用深N+区30可以达到5.8伏的保持电压，而使用N-阱62的传统器件具有低得多的1.7伏的保持电压。根据模拟结果，触发电压也得到改善，因为深N+区器件触发电压为8伏，而N-阱器件触发电压为18.6伏。
图8是有增加的多晶硅栅极的另一种无阱TVS SCR。在该变型中，多晶硅栅极130形成在N+隔离区24和N+阴极区40之间的栅极氧化物132上方。多晶硅栅极130是浮动的并且可以是非功能性的，但是用于设置栅极长度D，其是在N+隔离区24和N+阴极区40之间的距离。通过调节栅极长度D可以调节触发电压。
图9是另一种无阱TVS SCR，其有增加的电阻器以增加保持电压。在该替代方案中，离N+阴极区40最远的N+隔离区22连接到阳极A，而最靠近N+阴极区40的N+隔离区24保持浮动。
图10是图9所示的增加的电阻器以增加保持电压的无阱TVS SCR的电路示意图。将N+隔离区22直接连接到阳极A，提供从阳极A到深N+区30(其是PNP晶体管82的基极)的直流路径。这个新的电流路径显示为电阻器87。通过电阻器87增加的电流路径，高保持机制变得更加稳定，并且对于某些工艺变化(例如N+隔离22掺杂剂和P+区20上的接触位置)是稳健的。
图11是另一种双重双向无阱TVS SCR。阳极到深N+区的结构是重复的。P+阳极区20形成在深N+区30上并被N+隔离区22、24包围。另一个结构是P+阳极区21形成在深N+区33上并被N+隔离区23、25包围。隔离34分隔开这些结构使得深N+区30和深N+区33仅通过p-衬底64连接。
I/O焊盘可以连接到P+阳极区20，接地可以连接到P+阳极区21。I/O焊盘也可以可选地连接到N+隔离区22，接地可以可选地连接到N+隔离区23以增强电流放电。
图12是图11所示的双重双向无阱TVS SCR的电路示意图。连接到I/O焊盘的左结构有深N+区域30作为PNP晶体管82的基极，p-衬底64是NPN晶体管84的基极。p-衬底电阻器142在两个结构之间传送电流。
第二结构的深N+区30是NPN晶体管84的集电极，其连接到寄生pn二极管140，从深N+区33和N+隔离区23到P+阳极区21。当N+隔离区23可选地接地时，电阻器144可以直接将电流从N+隔离区23传送到地，绕过P+阳极区21。
图13是无阱TVS SCR的重复并与无源组件组合的电路示意图。图4、图8、图9或图11的TVS SCR器件显示为TVS SCR 202，被复制为TVS SCR204。二极管242连接到TVS SCR 202的阳极，而TVS SCR 202的阴极连接到电源VDD。二极管244连接在地和TVS SCR204的阳极之间，而TVS SCR 204的阴极连接到I/O焊盘并连接到二极管242。对I/O焊盘提供ESD保护，免于高和低ESD脉冲的伤害。
图14是无阱TVS SCR串联重复的电路示意图。图4、图8、图9或图11的TVS SCR器件显示为TVS SCR202、204、206、208。TVS SCR 202和TVS SCR 206串联放置在VDD和I/O焊盘之间，TVS SCR 204和TVS SCR 208串联放置在I/O焊盘和地之间。两个或更多个TVS SCR 202的串联减少了单个TVS SCR202上的电压降，减少了潜在的损坏并允许更好的设计窗口。
其它实施方式
发明人还考虑了若干其他实施例。例如，p-衬底64可以有低掺杂，如1×1013至1×1015/cm3，这可以为p-衬底64产生50欧姆/厘米或更高的衬底电阻。
图8-14的替代方案可以以各种方式组合，或者可以单独使用或以其他组合使用。二极管242、244可以用其他无源元件代替，例如电阻器、电容器、电感器或这些无源器件的各种网络，可以与TVS SCR 202、204串联或并联放置。两个以上TVS SCR 202可以串联放置。
虽然电特性随工艺、设计和布局变化而变化，但是无阱TVS SCR能够释放10-40安培的瞬态电流。大保持电压可防止闩锁效应。通过去除N阱的低电容提高了潜在的数据传输速度。可以使用标准CMOS工艺外加一个额外步骤用于深N+区域30，提供与标准CMOS工艺相当的耐久性。
尽管已经描述了当前的流程和操作，但这些都是理论上的，理论可能不完整甚至不正确。无论物理机制和理论解释如何，该结构确实提供ESD脉冲保护。特别是对于小型器件，电流可能以不寻常的方式流动并使用尚未彻底研究和理解的机制。
可以使用扩散区和其他区中的切口。可以替换其他形状和物理布局，例如混合的手指或环形或偏移。可以添加用于p-衬底64的P+抽头，或者在ESD事件期间p-衬底64可以保持浮动。
电容器可以连接到电阻以提供R-C时间延迟，或可以添加更复杂的电路如有源触发电路。在一些实施例中，可以使用高压晶体管而不是具有适当偏置条件的低压晶体管。可以增加栅长来提供更好的保护以免受损坏。
可以使用不同的晶体管、电容器、电阻器和其他器件尺寸，并可以使用各种布局布置如多腿、环形、圆圈形或不规则形状的晶体管。可以添加额外抽头、保护环、晶体管和其他组件。电源节点可以是通常浮动的共放电线(common-discharge line，CDL)而不是电力线。虽然已经显示了核心晶体管322、324的简单逆变，但更复杂的栅极和互连可以驱动内部节点，并可以存在若干内部节点连接到不同输入或输出焊盘。输入/输出焊盘可以连接到输入缓冲器、测试扫描逻辑和其他电路。可以使用多个电源。
P和N阱可以反转，可以使用NPNP横向SCR而不是PNPN SCR。一些实施例可以使用额外的N+或P+注入区，或注入区的位置和深度可以移位。各种层的最终轮廓和形状可根据使用的过程不同而不同。特别地，较深的层可以相对掩模布局移位。此外，掩模边缘和最终处理的边界可随处理步骤不同而不同。N+隔离区22、24可以跨越深N+区30的边缘。
SCR的形状可以不同，例如具有更圆的底部或场氧化物边界。由于各种原因，保护环可以是连续的或具有开口或切口。P+和N+保护环可以电连接在一起，浮动或连接到固定电压如电源或接地，或者可以连接到不同电压。
可以添加额外泄漏装置，如电阻器和小晶体管。根据使用的过程和器件尺寸，可以对一些部件使用寄生电容和电阻。
ESD保护电路可以与其他输入保护电路(如电源钳电路、其他焊盘保护电路、或串联电阻器保护电路)合并到输入缓冲器的栅极。还可以在各个点添加接地栅极和厚氧化物保护晶体管和二极管，以增强ESD保护。可以将一个、两个或四个无阱SCR结构添加到每个I/O引脚，或仅仅添加到输入引脚。
厚氧化物和薄氧化物晶体管都可以通过电源钳和ESD保护装置来保护。或者，可以使用具有晶体管和电源电压的不同组合的若干电源钳。每个焊盘可能只有一个ESD保护装置、只有两个ESD保护装置、或四个ESD保护装置，如图1所示。阳极和阴极(A和K)节点可以反转以交换保护方向。
由于过程、温度和设计差异，偏压、VDD和电压值可能会有所不同。
触发或保持电压可随过程、温度和晶体管的精确几何形状的不同而不同。虽然已经基于对物理过程的理论理解给出了运行描述，但这些理论描述可能是不正确的。也可能存在二阶和三阶效应。在各种条件下，各种机制可能导致击穿和传导。
对于一些ESD测试和条件，大输出驱动器晶体管还用作大二极管。例如，当ESD脉冲施加在I/O焊盘和电源焊盘上时，正ESD脉冲会导通大p沟道驱动晶体管的漏极的寄生p-n漏极-衬底结。p沟道驱动晶体管的n型衬底或阱通常连接到I/O电源。因此，p-n结被正ESD脉冲正向偏压。虽然已经描述了输出焊盘，但是可以替代为其他连接技术，例如球栅阵列(ball-grid-array，BGA)、倒装芯片等，术语焊盘被认为适用于外部连接的所有球、焊盘、平台等。
同样，当ESD脉冲施加在I/O焊盘和接地焊盘上时，负ESD脉冲可以导通大n沟道驱动晶体管的漏极的寄生n-p漏-衬底结。n沟道驱动晶体管的p型衬底或阱通常连接到I/O地。因此，p-n结被负ESD脉冲正向偏压。可能存在各种跨域耦合路径和机制，其将施加到一个电源域的ESD脉冲耦合到另一个电源域。
本发明的背景部分可以包含有关本发明问题或环境的背景信息，而不是由其他人描述的现有技术。因此，在背景部分中包含材料并不是申请人对现有技术的承认。
这里所述的任何方法或过程是机器实现的或计算机实现的，并旨在由机器、计算机或其他设备执行，并不旨在没有这种机器辅助的情况下仅由人类执行。生成的有形结果可以包括显示设备如计算机显示器、投影设备、音频生成设备和相关媒体设备上的报告或其他机器所生成的显示，还可以包括机器生成的硬拷贝打印输出。其他机器的计算机控制是另一个有形结果。
所述的任何优点和益处可能不适用于本发明的所有实施例。通常，一个或多个单词的标签在单词“装置”之前。单词“装置”前面的单词是旨在便于参考权利要求元素的标签，并不意图表达结构上的限制。这种装置加功能的权利要求旨在不仅覆盖在此所述的用于执行该功能及其结构等同物的结构，而且覆盖等同的结构。例如，虽然钉子和螺钉具有不同的构造，但它们都具有等同的结构，因为它们都具有紧固功能。信号通常是电子信号，但也可以是光信号，例如可以通过光纤线传送。
为了说明和描述的目的，前面已经呈现了本发明实施例的描述。这并不意味着穷举或将本发明限制到所披露的确切形式。鉴于上述教义，许多修改和变化是可能的。本发明范围旨在不受限于该详述，而是受限于所附加的权利要求。
Claims (20)
1.一种无阱的瞬态电压抑制器(TVS)硅控整流器(SCR)器件，包括：
p-衬底；
深N+区，其形成在所述p-衬底中；
P+阳极区，其形成在所述p-衬底中的所述深N+区上方；
N+隔离区，其围绕所述P+阳极区，并形成在所述p-衬底中的所述深N+区上方；
N+阴极区，其形成在所述p-衬底中；
其中所述深N+区的掺杂浓度比所述p-衬底的掺杂浓度大至少10,000倍。
2.根据权利要求1所述的无阱TVS SCR器件，其中施加到连接到所述P+阳极区的阳极端的阳极电流的至少一半在所述深N+区中复合，且不流到所述p-衬底，由此，在所述深N+区中的复合消耗超过一半的所述阳极电流。
3.根据权利要求1所述的无阱TVS SCR器件，其中所述P+阳极区不连接到任何N-阱，所述N-阱的掺杂浓度比所述p-衬底的掺杂浓度大不到10,000倍。
4.根据权利要求3所述的无阱TVS SCR器件，其中所述P+阳极区和所述N+隔离区各自的掺杂浓度至少等于所述深N+区的掺杂浓度。
5.根据权利要求4所述的无阱TVS SCR器件，其中所述深N+区的深度不大于所述P+阳极区深度的三倍。
6.根据权利要求5所述的无阱TVS SCR器件，其中所述深N+区的掺杂浓度为5×1018至5×1019/cm3。
7.根据权利要求1所述的无阱TVS SCR器件，其中所述深N+区的深度不大于所述P+阳极区深度的两倍。
8.根据权利要求1所述的无阱TVS SCR器件，其中所述深N+区的掺杂浓度在1019/cm3的10倍之内；
其中，所述N+隔离区包括远端N+隔离区和近端N+隔离区，其中所述远端N+隔离区比所述近端N+隔离区距离所述N+阴极区更远；
阳极端，其与所述P+阳极区有线连接；
第二有线连接，其从所述阳极端到所述远端N+隔离区；
由此，所述第二有线连接提供从所述阳极端到所述深N+区的直流路径，与P+阳极区和深N+区之间的pn结并联。
9.根据权利要求1所述的无阱TVS SCR器件，还包括：
第二深N+区，其形成在所述p-衬底中；
其中所述第二深N+区的掺杂浓度为5×1018至5×1019/cm3；
第二P+阳极区，其形成在所述p-衬底中的所述第二深N+区域上方；
第二N+隔离区，其围绕所述第二P+阳极区，并形成在所述p-衬底中的所述第二深N+区上方；
第二端子，其连接到所述第二P+阳极区。
10.根据权利要求9所述的无阱TVS SCR器件，还包括：
隔离区，其形成在所述N+隔离区和所述第二N+隔离区之间；
其中所述P+阳极区连接到I/O焊盘，且所述第二P+阳极区接地。
11.根据权利要求1所述的无阱TVS SCR器件，还包括：
二极管，其耦合在所述P+阳极区和地之间；
其中所述N+阴极区连接到I/O焊盘。
12.一种无阱的静电放电(ESD)输入保护装置，包括：
p-衬底；
阳极端；
P+阳极区，其形成在所述p-衬底的表面附近并连接到所述阳极端；
第一N+隔离区，其形成在所述p-衬底表面附近并邻近所述P+阳极区；
深N+区，其形成在所述P+阳极区下面和所述第一N+隔离区下面；
其中所述深N+区域与所述P+阳极区、所述第一N+隔离区和p-衬底直接接触；
其中所述深N+区不与所述p-衬底中的任何N阱直接接触。
13.根据权利要求12所述的无阱ESD输入保护装置，其中所述深N+区设置在所述p-衬底中的深度不大于所述P+阳极区深度的两倍。
14.根据权利要求13所述的无阱ESD输入保护装置，其中施加到所述阳极端的一半或更多阳极电流通过与所述深N+区中的电子复合而被消耗。
15.根据权利要求12所述的无阱ESD输入保护装置，其中所述深N+区的掺杂浓度在所述第一N+隔离区的掺杂浓度的10倍之内；
其中所述深N+区的掺杂浓度至少是所述p-衬底掺杂浓度的10,000倍。
16.根据权利要求12所述的无阱ESD输入保护装置，其中所述深N+区的掺杂浓度为5×1018至5×1019/cm3。
17.根据权利要求16所述的无阱ESD输入保护装置，还包括：
阴极端；
N+阴极区，其形成在所述p-衬底中并连接到所述阴极端。
18.根据权利要求17所述的无阱ESD输入保护装置，还包括：
第二N+隔离区，其形成在所述p-衬底的表面附近并且邻近所述P+阳极区，所述N+阴极区比所述第一N+隔离区更远离所述第二N+隔离区；
其中所述阳极端也直接连接到所述第二N+隔离区。
19.根据权利要求18所述的无阱ESD输入保护装置，还包括：
多晶硅栅，其形成在所述第一N+隔离区和所述N+阴极区之间，所述多晶硅栅直接形成在所述p-衬底上，其中所述p-衬底没有接受额外的表面掺杂；
其中，所述第一N+隔离区和所述N+阴极区之间的所述多晶硅栅的长度确定所述无阱ESD输入保护装置的触发电压。
20.一种硅控整流器(SCR)静电放电(ESD)保护装置，包括：
p-衬底，其掺杂浓度低于1×1015/cm3；
第一P+阳极区，其形成在所述p-衬底中并连接到I/O焊盘；
第一远端N+隔离区，其形成在所述p-衬底中并邻近所述第一P+阳极区；
第一中心N+隔离区，其形成在所述p-衬底中并邻近所述第一P+阳极区；
第一深N+区域，其形成在所述p-衬底中的所述第一P+阳极区、所述第一远端N+隔离区和所述第一中心N+隔离区下方，所述第一深N+区的掺杂剂浓度为所述p-衬底的掺杂浓度的至少10,000倍，并在所述第一远端N+隔离区的掺杂浓度的1000倍之内；
第二P+阳极区，其形成在所述p-衬底中并连接到电源焊盘；
第二远端N+隔离区，其形成在所述p-衬底中并邻近所述第二P+阳极区；
第二中心N+隔离区，其形成在所述p-衬底中并邻近所述第二P+阳极区；
第二深N+区，其形成在所述p-衬底中的所述第二P+阳极区、所述第二远端N+隔离区和所述第二中心N+隔离区下方，所述第二深N+区的掺杂剂浓度至少为所述p-衬底的掺杂浓度的10,000倍，并在所述第二远端N+隔离区的掺杂浓度的1000倍之内；
氧化物隔离区，其形成在所述第一中心N+隔离区和所述第二中心N+隔离区之间。
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