CN103545309A - 包括集成电容器的半导体器件以及制造方法 - Google Patents
包括集成电容器的半导体器件以及制造方法 Download PDFInfo
- Publication number
- CN103545309A CN103545309A CN201310298042.3A CN201310298042A CN103545309A CN 103545309 A CN103545309 A CN 103545309A CN 201310298042 A CN201310298042 A CN 201310298042A CN 103545309 A CN103545309 A CN 103545309A
- Authority
- CN
- China
- Prior art keywords
- cylinder
- layer
- anterior
- wafer
- rear portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000000926 separation method Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 105
- 238000002161 passivation Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开一种半导体器件，包括：晶片，包括衬底晶片(11)并且具有前部面(11a)和朝向后部打开的后部孔(55)，并且所述后部孔(55)至少部分地形成在所述衬底晶片(11)中并且具有底部(58)，以及柱体(56，57)形式的多个电容器(C1，C2)，其关于所述后部孔(55)的所述底部(58)朝向突出到所述后部孔(55)中的所述后部行进并且其彼此分离，每个电容器包括：内导电层或者部分(32，33；37，38)，形成内电极(Eint)并且具有前部电连接表面(26a，28a)，外导电层(30，35)，形成外电极(Eext)并且具有处于所述后部孔中的后部电连接表面，以及在所述内层和所述外层之间的中间电介质层(31，36)，形成在所述电极之间的分离层(Cs)。
Description
技术领域
本发明涉及半导体器件领域。
背景技术
一种用于在衬底的前部面上制造电容器的已知的解决方案，尤其是如美国专利2008/0173993那样的解决方案，该衬底包括位于衬底的盲孔中的集成电路，集成电路的电极延伸到衬底中并且在衬底的前部面的顶部上具有径向地趋向于盲孔且与集成电路连接的部分。
存在生产如下电容器的需要，该电容器允许减小电连接距离以及电阻，和/或增加集成密度和/或增加电容器的展开表面面积和/或减小泄漏电流损耗以及极化。
发明内容
根据一个方面，提供一种半导体器件，包括：
晶片，包括衬底晶片并且具有前部面和朝向后部打开的后部孔，并且所述后部孔至少部分地形成在所述衬底晶片中并且具有底部，以及
柱体形式的多个电容器，其关于所述后部孔的所述底部朝向突出到所述后部孔中的所述后部行进并且其彼此分离，
每个电容器包括：
导电内层或者部分，形成内电极并且具有前部电连接表面，
外导电层，形成外电极并且具有处于所述后部孔中的后部电连接表面，
以及在所述内层和所述外层之间的中间电介质层，形成在所述电极之间的分离层。
根据一个实施例，器件包括在所述衬底晶片的所述前部面上的前部电介质层，所述前部电介质层包括连接到用于所述柱体的所述内电极的所述前部电连接表面的前部互联网络。
根据一个实施例，器件包括导电后部层，连接至所述柱体的所述外电极的后部电连接表面。
根据一个实施例，器件包括在所述衬底晶片和所述导电后部层之间的电介质钝化层。
根据一个实施例，所述柱体包括彼此间隔开的多个圆柱形柱体以及以一定距离围绕所述多个圆柱形柱体的环形柱体，所述后部孔具有与所述环形柱体的后部部分发生接触的侧壁。
根据一个实施例，器件包括在所述衬底晶片和所述环形柱体的所述外电极之间的电介质钝化层。
根据一个实施例，所述衬底晶片的所述前部面包括在其前部面上的连接到前部互联网络的集成半导体部件。
根据另一方面，提供一种在具有前部面和后部面的晶片上制造半导体器件的方法，
包括以下步骤：
在所述晶片的所述前部面上形成多个主盲孔，
在所述主盲孔中分别地并且相继地形成柱体，所述柱体包括覆盖所述主孔的侧壁和底部的导电材料的外层、覆盖外传导层的电介质材料的分离层、以及由覆盖或者填充所述分离层的导电材料制成的内层或者部分，以此方式以使每个柱体的所述外传导层与传导中央部分通过所述分离层分离，从而形成电容器；
在所述晶片的所述后部面上形成后部次级盲孔，使得所述柱体具有突出至该次级孔中的后部部分并且使得每个柱体的所述外传导层至少部分地未被覆盖。
根据一个实施例，方法包括以下步骤：
形成前部电连接装置，所述前部电连接装置连接至所述柱体的所述内层或者部分的所述前部面，并且
形成后部连接装置，所述后部连接装置在所述次级盲孔中连接至所述柱体的所述外传导层。
所述前部电连接装置可以包括前部电连接网络
所述后部连接装置可以包括导电材料的后部层，所述导电材料的后部层在所述柱体的所述突出的后部部分之上延伸并且遍及所述晶片的后部面。
根据一个实施例，方法包括以下步骤：
形成柱体，所述柱体分别包括包括在所述主孔的侧壁和底部与所述外传导层之间的电介质材料的中间钝化层；
并且至少去除所述次级孔中的该钝化层的一部分，以便至少打开所述柱体的所述外传导层的一部分。
还可以形成中间钝化层，除了所述柱体的所述未被覆盖的外传导层的部分之外，所述中间钝化层覆盖所述次级孔的壁，并且至少覆盖所述晶片的所述后部面的一部分。
所述柱体可以包括彼此间隔开的多个圆柱形柱体以及以一定距离围绕所述多个圆柱形柱体的环形柱体，所述次级孔具有与所述环形柱体的后部部分发生接触的侧壁。
还可以形成在所述环形柱体与所述晶片之间的中间钝化层以及在所述后部次级孔的所述壁和所述晶片的所述后部面上的形成中间钝化层，这些钝化层在所述环形柱体的所述外传导层的后面相遇。
附图说明
现在，将借由非限制性示例描述并且通过附图图示半导体器件的实例以及它们的制造方法，在附图中：
图1至图12示出导致图示在图13中的根据本发明的半导体器件的一个实施例的制造的相继状态，图1至图2以及图4至图12示出在制造期间器件的截面，图3示出图2的俯视图。
具体实施方式
图1图示了晶片10，其包括例如由硅制成的晶片形式的衬底11，在其前部面11a上已经预先制造了集成电路12，集成电路12并不占据整个面，并且沉积电介质材料层13，例如二氧化硅(SiO2)层或氮化硅(SiN)层，层13的外部面形成晶片10的前部面14。
如在图2和图3中图示出的，在前部面14上沉积有掩膜层15并且，在这个层15的不带有集成电路12的区域形成有贯通开口，在其中存在间隔的多个开口(例如圆柱形开口16)，以及以一定距离围绕多个圆柱形开口16的一个开口(例如环形开口17)，使得圆柱形开口16的直径d1小于环形开口17的宽度d2，换言之，宽度d2即该环形开口17的外直径与内直径之间的距离。
随后，执行对层13和衬底11的蚀刻，以这样的方式来产生主盲孔，其中存在直径为d1的圆柱形盲孔18以及宽度为d2的一个环形盲槽19，在这之后，去除层15。
上述同时蚀刻的结果是，圆柱形盲孔18的直径d1小于环形盲槽19的宽度d2，圆柱形盲孔18的深度P1小于环形盲槽19的宽度P2。
如图4所图示出的，执行将多个层相继沉积至晶片10的面14上以及盲孔18和19的侧部和底部上，其包括，例如：
-电介质钝化层20(例如二氧化硅(SiO2)或氮化硅(SiOxNy)，
-之后是导电材料层21(例如氮化钛(TiN)，氮化钽(TaN)，钛(Ti)，钽(Ta))，
-之后是电介质材料层22(例如Ta2O5，SiN，SiO2，Al2O3，ZrO2)，
-之后是导电材料层23(例如氮化钛(TiN)，氮化钽(TaN)，钛(Ti)，钽(Ta))，
以及最后是导电材料的填充层24(例如为铜(Cu)，钨(W))。
随后，开始进行对层20，21，22，23和24的位于晶片10的前部面14的顶部上的部分进行去除，例如通过化学机械抛光。
随后获得位于圆柱形盲孔18中的中间圆柱形柱体25以及位于环形孔19中的中间环形柱体27，中间圆柱形柱体25在面14的平面中存在面26，中间环形柱体27在面14的平面中同样存在前部面28，其如在图5中图示的那样。
每个中间圆柱形柱体25以及环形柱体27在孔18和19的侧部和底部上分别包括叠加层29，30，31，32和33以及分别对应于层20，21，22，23和24的剩余部分的叠加层34，35，36，37和38。一方面每个叠加层29，30，31，32并且另一方面每个叠加层34，35，36和37具有呈U型的截面并且一个包括在另一个内。一方面，内层或部分33填充层32的内部空间，并且另一方面，内层或部分38填充层37的内部空间。叠加层29，30，31，32和33的前端面形成前部面26并且叠加层34，35，36，37和38的前端面形成前部面28。
因此，每个中间圆柱形柱体25形成电容器C1，其外传导层30形成外电极Eext，其中央传导层32和33形成内电极Eint，并且其中间电介质层31形成在电极Eext和Eint之间的分离层Cs。
以对应的方式，中间环形柱体27形成电容器C2，其外传导层35形成外电极Eext，其中央传导层37和38形成内电极Eint，并且其中间电介质层36形成在电极Eext和Eint之间的分离层Cs。
如图6所图示的，随后在若干金属层之上形成前部电连接网络39该若干金属层集成至在衬底11的前部面11a之上形成的前电介质多层40中并包括第一电介质层13。
前部电连接网络39旨在用于借助布置在前部层40的外前部面42上或在前部层40的外前部面42中的连接接线片41形成集成电路12之间和/或与外部的电连接。
此外，前部电连接网络39连接至位于柱体25和27的相应的前部面26和28上的电容器C1和C2的内电极Eint的前端面26a和28a。根据一个示例性的实施例，能够借助与前部面26和28的中央部分的接触的过孔在前部电连接网络39的分支39a上将电容器C1和C2的内电极Eint并联地连接前部电连接网络。根据另一示例性实施例，能够以不同方式选择性地连接电容器C1和C2的内电极Eint。
之后获得中间半导体器件43。
如图7所图示的那样，在如下位置将中间半导体器件43固定到临时载体44上，使得中间半导体器件43的外部面42邻接到该临时载体44的顶部面45上。
如在此图7中图示的，在已经潜在地执行减薄衬底11的厚度之后，经由与其前部面11a相对的其后部面11a通过形成在后部面11b上并且具有圆柱形贯通开口46a的掩膜46执行衬底11的蚀刻，从而形成后部中间圆柱形孔47。
圆柱形贯通开口46a以这样的方式布置，即后部中间圆柱形孔47中心位于中间环形柱体27的轴线上并且具有位于中间环形柱体27的顶部上的圆柱形侧壁48，中间圆柱形孔47的直径包括在中间环形柱体27的内直径和外直径之间。
向下形成中间圆柱形孔47至一定深度，使得通过消除圆环孔19的底部的内圆环部，中间环形柱体27的外钝化层34的后部内圆环部分49打开，并且使得这个中间圆柱形孔47的底部50位于比圆柱形孔18的底部还要靠后的位置从而不覆盖中间圆柱形柱体25的后端。
如在图8中图示的，在去除掩膜46之后，随后沉积后部电介质钝化层51(例如为二氧化硅(SiO2)，其覆盖衬底11的后部面46、衬底11的圆柱形孔47的圆柱形侧壁48、中间环形柱体27的未覆盖的后部环形部分49以及衬底11的位于未覆盖的后部环形部分49内部的圆柱形孔47的底部50。例如可以通过化学气相沉积(通常称作CVD沉积)执行这一沉积。这种沉积的构造并不完美使得在后部面46上的层51的厚度大于在底部50和未覆盖的环形部分49上的该层51的厚度。
如在图9中图示的，钝化层51的选择性的蚀刻在随后进行，例如通过各向异性离子蚀刻，以这样的方式来去除层51的覆盖孔47的底部50以及中间环形柱体27的后部环形部分49的内环形部分49a，而没有未覆盖衬底的后部面46且没有未覆盖的圆柱形孔47的侧壁4。
中间后部孔52的底部由中间孔47和未覆盖的内环形部分49a的底部50来形成，并且中间后部孔52的侧壁51a由层51的靠着中间后部孔47的侧壁48的部分形成，这个侧壁51a与中间环形柱体27的外层34接触。
如在图10中所图示的，随后执行通过孔52的选择性的蚀刻，向下蚀刻至例如位于前部电介质层40的后部面54上的底部53，前部电介质层40位于衬底11的前部面11a上，以这样的方式来去除衬底11的位于中间环形柱体27的内部以及在中间圆柱形柱体26周围向下至该底部53的材料，而不去除涂覆在表面11b和孔52的侧部的绝缘层51或者中间环形柱体27的层34的一部分。之后，前电介质层40使得蚀刻停止。根据一个实施例的变例，能够在蚀刻到达前部层40之间停止该蚀刻。
之后，获得后部次级孔55，在其中中间圆柱形柱体25关于这一后部次级孔55向后突出，并且在其中中间环形柱体27形成后部次级孔55的邻近这一后部次级孔55的底部53的侧壁的一部分，剩余的后部次级孔55的侧壁和后部面46仍然由如前文所述的层51的剩余部分覆盖。
如在图11中图示出的，随后例如通过各向同性化学蚀刻在后部次级孔55中执行选择性的蚀刻并且向下蚀刻至这个孔55的底部53，，从而在孔55中去除中间圆柱形柱体26的外层29的一部分以及中间环形柱体27的部分地形成后部次级孔55的壁的层34的一部分。尽管对其进行的轻微地蚀刻，层51仍然存在。
当这些已经完成时，获得最终的圆柱形柱体56，其关于后部次级孔55的底部53朝向后突出，并且其形成电容器C1的外电极Eext的外传导层30在后部次级孔55中打开。
同样获得最终环形柱体57，其形成电容器C2的外电极Eext的外传导层35在后部次级孔55中打开。传导层35的未覆盖的部分形成后部次级孔55的邻近这一后部次级孔55的底部53的侧壁的一部分，剩余的后部次级孔55的侧壁和后部面46仍然由层51的剩余部分覆盖。
电介质层34的剩余部分以及电介质层51的剩余部分均继续分开或仅在外传导层35的后部面后面相遇。
如在图12中图示的，随后执行对导电材料(例如铜(Cu))的后部层58的沉积。这一传导层59在覆盖形成电容器C1的外电极Eext的外传导层30的圆柱形柱体56周围卷绕，覆盖后部次级孔55的底部54，且在覆盖形成电容器C2的外电极Eext并覆盖在孔55中电介质层51的剩余部分的外传导层35的未覆盖的部分的后部次级孔55的侧壁之上经过，以及在衬底11的后部面11a的顶部上的电介质层51之上经过。
因此，后部传导层58与外传导层30和35的外表面接触并且几乎超过圆柱形柱体25和环形柱体17的整个高度。其因此形成低电阻的电连接的后部装置，用于由电容器C1和C2的外传导层30和35形成的外电极Eext。
在已经去除支撑件44之后，如在图13中图示的，从而获得半导体器件，包括突出到后部次级孔55中的多个电容器C1以及部分地并且横向地突出到后部次级孔55中的电容器C2，半导体器件通过衬底11安装，并且在其中电容器C1和C2的内电极Eint连接到前部电连接网络39并且其外电极Eext连接到后部电连接层58。
用于电容器C1和C2的电连接的不同配置是可能的，特别是以下结构。
前部电连接网络39可以布置为用于将内电极Eint连接到集成电路12和/或连接到用于意图连接另一半导体器件的外部电连接的前部接线片。
后部传导层58的位于衬底11的后部面46的顶部上的部分可以以一个或多个电连接迹线的形式来布置。可以将这些迹线连接到穿过衬底11的意图连接到前部电连接网络39的一个或多个电连接过孔(未示出)和/或连接到用来意图连接其它电子器件的外部电连接的一个或多个后部接线片。可以将这些过孔借助前部电连接网络39连接到集成电路12和/或连接到用来意图连接其它电子器件的外部电连接的一个或多个后部接线片。
根据一个变例，可以将电容器C1和C2的内电极Eint和外电极Eext并联连接，从而形成单一电容器。根据另一变例，可以布置前部电连接网络39和后部电连接层58以便电气独立地或整组地组装电容器C1和C2的电极以便形成独立的电容器。
可以着眼于在普通衬底晶片11上共同制造多个半导体器件59而执行导致半导体器件59的制造的不同的步骤，随后将制造的半导体器件进行切割。
已经描述的半导体器件的结构、配置和制造模式允许达到电容器的高集成密度，且允许得到在电极内部具有低串联电阻的电容器。
根据一个实施例的变例，仅能够制造一种电器件，其仅包括形成突出至后部孔中的电容器的间隔的圆柱形柱体。
尽管如此，与前面提及的后部钝化层51的剩余部分组合的环形柱体27的存在允许从后部孔中的圆柱形柱体去除外钝化层29，以暴露在后部孔中的外部传导层30，其目地为形成用于由这些外传导层30形成的外电极Eext的电连接的后部层58。因此能够避免由硅制成的衬底上的任意极化和电流泄露以及扩散对金属物质的污染。
本发明不仅限于上文描述的实例。特别的，可以不同地组织所描述的特定的制造步骤并且可以根据不同组合的沉积来配置电连接。在不背离本发明的范围的情况下，许多其它的实施变例均是可能的。
Claims (15)
1.一种半导体器件，包括：
晶片，包括衬底晶片(11)并且具有前部面(11a)和朝向后部打开的后部孔(55)，并且所述后部孔(55)至少部分地形成在所述衬底晶片(11)中并且具有底部(58)，以及
柱体(56，57)形式的多个电容器(C1，C2)，其关于所述后部孔(55)的所述底部(58)朝向突出到所述后部孔(55)中的所述后部行进并且其彼此分离，
每个电容器包括：
内导电层或者部分(32，33；37，38)，形成内电极(Eint)并且具有前部电连接表面(26a，28a)，
导电外层(30，35)，形成外电极(Eext)并且具有处于所述后部孔中的后部电连接表面，
以及在所述内层和所述外层之间的中间电介质层(31，36)，形成在所述电极之间的分离层(Cs)。
2.如权利要求1所述的器件，包括在所述衬底晶片(11)的所述前部面上的前部电介质层(40)，所述前部电介质层(40)包括连接到用于所述柱体的所述内电极的所述前部电连接表面的前部互联网络(39)。
3.如权利要求1所述的器件，包括导电后部层(58)，连接至所述柱体的所述外电极的后部电连接表面。
4.如权利要求3所述的器件，包括在所述衬底晶片(11)和所述导电后部层(58)之间的电介质钝化层(51)。
5.如权利要求1所述的器件，其中所述柱体包括彼此间隔开的多个圆柱形柱体(56)以及以一定距离围绕所述多个圆柱形柱体的环形柱体(57)，所述后部孔(55)具有与所述环形柱体的后部部分发生接触的侧壁(51a)。
6.如权利要求5所述的器件，包括在所述衬底晶片(11)和所述环形柱体(57)的所述外电极(35)之间的电介质钝化层(34)。
7.如权利要求1所述的器件，其中所述衬底晶片的所述前部面包括在其前部面上的连接到前部互联网络(39)的集成半导体部件(12)。
8.一种在具有前部面和后部面的晶片上制造半导体器件的方法，
包括：
在所述晶片的所述前部面上形成多个主盲孔(18，19)，
在所述主盲孔中分别地并且相继地形成柱体(25，27)，所述柱体(25，27)包括覆盖所述主孔的侧壁和底部的导电材料的外层、覆盖外传导层的电介质材料的分离层、以及由覆盖或者填充所述分离层的导电材料制成的内层或者部分，以此方式以使每个柱体的所述外传导层与传导中央部分通过所述分离层分离，从而形成电容器；
在所述晶片的所述后部面上形成后部次级盲孔(55)，使得所述柱体具有突出至该孔中的后部部分并且使得每个柱体的所述外传导层(30，35)至少部分地未被覆盖。
9.如权利要求8所述的方法，包括：
形成前部电连接装置(39)，所述前部电连接装置(39)连接至所述柱体的所述内层或者部分的所述前部面，并且
形成后部连接装置(58)，所述后部连接装置(58)在所述次级盲孔(55)中连接至所述柱体的所述外传导层。
10.如权利要求9所述的方法，其中所述前部电连接装置包括前部电连接网络(39)。
11.如权利要求9所述的方法，其中所述后部连接装置包括导电材料的后部层(58)，所述导电材料的后部层(58)在所述柱体的所述突出的后部部分之上延伸并且遍及所述晶片的后部面。
12.如权利要求8所述的方法，包括：
形成柱体，所述柱体分别包括在所述主孔(18，19)的侧壁和底部与所述外传导层(30，35)之间的电介质材料的中间钝化层(29，34)；
并且至少去除所述次级孔(55)中的该钝化层的一部分，以便至少打开所述柱体的所述外传导层(30，35)的一部分。
13.如权利要求8所述的方法，包括：
形成中间钝化层(51)，除了所述柱体的所述外传导层的所述未覆盖的部分之外，所述中间钝化层(51)覆盖所述次级孔的壁，并且至少覆盖所述晶片的所述后部面的一部分。
14.如权利要求8所述的方法，其中所述柱体包括彼此间隔开的多个圆柱形柱体(56)以及以一定距离围绕所述多个圆柱形柱体的环形柱体(57)，所述次级孔(55)具有与所述环形柱体(57)的后部部分发生接触的侧壁(51a)。
15.如权利要求14所述的方法，包括：
形成在所述环形柱体(57)与所述晶片之间的中间钝化层(34)以及在所述后部次级孔的所述壁和所述晶片的所述后部面上的形成中间钝化层(51)，这些钝化层在所述环形柱体的所述外传导层(35)的后面相遇。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1256838A FR2993397A1 (fr) | 2012-07-16 | 2012-07-16 | Dispositif semi-conducteur comprenant un condensateur integre et procede de fabrication |
| FR1256838 | 2012-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103545309A true CN103545309A (zh) | 2014-01-29 |
| CN103545309B CN103545309B (zh) | 2018-06-19 |
Family
ID=46852261
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201320420964.2U Expired - Fee Related CN203434151U (zh) | 2012-07-16 | 2013-07-11 | 半导体器件 |
| CN201310298042.3A Active CN103545309B (zh) | 2012-07-16 | 2013-07-11 | 包括集成电容器的半导体器件以及制造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201320420964.2U Expired - Fee Related CN203434151U (zh) | 2012-07-16 | 2013-07-11 | 半导体器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9147725B2 (zh) |
| CN (2) | CN203434151U (zh) |
| FR (1) | FR2993397A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106170858A (zh) * | 2014-03-25 | 2016-11-30 | Ipdia公司 | 电容器结构 |
| CN108074739A (zh) * | 2017-12-28 | 2018-05-25 | 山东迪电子科技有限公司 | 立式贴片电容及其制作工艺 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2993397A1 (fr) * | 2012-07-16 | 2014-01-17 | St Microelectronics Sa | Dispositif semi-conducteur comprenant un condensateur integre et procede de fabrication |
| EP3627576B1 (en) | 2018-08-09 | 2022-05-04 | Shenzhen Weitongbo Technology Co., Ltd. | Capacitor and manufacturing method for same |
| CN111615751B (zh) | 2018-12-25 | 2023-02-28 | 深圳市汇顶科技股份有限公司 | 电容器和制备电容器的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1890778A (zh) * | 2003-12-10 | 2007-01-03 | 微米技术有限公司 | 容器式电容器及形成方法 |
| US20120080772A1 (en) * | 2010-10-04 | 2012-04-05 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| US20120146182A1 (en) * | 2010-12-09 | 2012-06-14 | Tessera Research Llc | High density three-dimensional integrated capacitors |
| CN203434151U (zh) * | 2012-07-16 | 2014-02-12 | 意法半导体有限公司 | 半导体器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009104132A1 (en) * | 2008-02-20 | 2009-08-27 | Nxp B.V. | Ultra high density capacity comprising pillar-shaped capacitors formed on both sides of a substrate |
-
2012
- 2012-07-16 FR FR1256838A patent/FR2993397A1/fr not_active Withdrawn
-
2013
- 2013-07-05 US US13/935,813 patent/US9147725B2/en active Active
- 2013-07-11 CN CN201320420964.2U patent/CN203434151U/zh not_active Expired - Fee Related
- 2013-07-11 CN CN201310298042.3A patent/CN103545309B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1890778A (zh) * | 2003-12-10 | 2007-01-03 | 微米技术有限公司 | 容器式电容器及形成方法 |
| US20120080772A1 (en) * | 2010-10-04 | 2012-04-05 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| US20120146182A1 (en) * | 2010-12-09 | 2012-06-14 | Tessera Research Llc | High density three-dimensional integrated capacitors |
| CN203434151U (zh) * | 2012-07-16 | 2014-02-12 | 意法半导体有限公司 | 半导体器件 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106170858A (zh) * | 2014-03-25 | 2016-11-30 | Ipdia公司 | 电容器结构 |
| CN106170858B (zh) * | 2014-03-25 | 2018-12-11 | 村田整合被动式解决方案公司 | 电容器结构 |
| CN108074739A (zh) * | 2017-12-28 | 2018-05-25 | 山东迪电子科技有限公司 | 立式贴片电容及其制作工艺 |
| CN108074739B (zh) * | 2017-12-28 | 2023-07-07 | 山东芯诺电子科技股份有限公司 | 立式贴片电容及其制作工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9147725B2 (en) | 2015-09-29 |
| FR2993397A1 (fr) | 2014-01-17 |
| US20140015102A1 (en) | 2014-01-16 |
| CN103545309B (zh) | 2018-06-19 |
| CN203434151U (zh) | 2014-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI818663B (zh) | 金屬-絕緣層-金屬電容結構與其形成方法 | |
| KR100630666B1 (ko) | 금속 콘택 및 커패시터를 포함하는 반도체 소자 제조방법 | |
| US8841749B2 (en) | Semiconductor device comprising a capacitor and an electrical connection via, and fabrication method | |
| CN203434151U (zh) | 半导体器件 | |
| US8841748B2 (en) | Semiconductor device comprising a capacitor and an electrical connection via and fabrication method | |
| US7307000B2 (en) | Method of fabricating a capacitor for a semiconductor device | |
| US9741817B2 (en) | Method for manufacturing a trench metal insulator metal capacitor | |
| KR100806034B1 (ko) | Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법 | |
| JP2004031965A (ja) | 半導体素子のためのキャパシタおよびその製造方法 | |
| KR100480641B1 (ko) | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 | |
| US20120112315A1 (en) | Method and system for manufacturing copper-based capacitor | |
| US8623735B2 (en) | Methods of forming semiconductor devices having capacitor and via contacts | |
| WO2011103735A1 (zh) | 形成带有mim电容器的铜互连结构的方法及所形成的结构 | |
| US10903003B2 (en) | Capacitor component | |
| US9627468B2 (en) | Capacitor structure and method of manufacturing the same | |
| JP4425707B2 (ja) | 半導体装置およびその製造方法 | |
| US8946854B2 (en) | Metal-insulator-metal capacitor structure and method for manufacturing the same | |
| US7709878B2 (en) | Capacitor structure having butting conductive layer | |
| CN107579037B (zh) | 电容器结构及其制造方法 | |
| JP2001320026A (ja) | 半導体装置およびその製造方法 | |
| US8212333B2 (en) | MIM capacitor of semiconductor device and manufacturing method thereof | |
| US20090321946A1 (en) | Process for fabricating an integrated electronic circuit incorporating a process requiring a voltage threshold between a metal layer and a substrate | |
| CN110767633A (zh) | 一种不同深度的电容结构及制作方法 | |
| US6242315B1 (en) | Method of manufacturing mixed mode semiconductor device | |
| US20060145232A1 (en) | Method for manufacturing semiconductor device including MIM capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: Montrouge, France Patentee after: STMicroelectronics France Country or region after: France Address before: France Patentee before: STMicroelectronics S.A. Country or region before: France |