CN103515436A - 超级结功率器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 27
- 125000006850 spacer group Chemical group 0.000 claims description 25
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 15
- 239000001301 oxygen Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 13
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000000407 epitaxy Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 239000000945 filler Substances 0.000 abstract 3
- 238000002955 isolation Methods 0.000 abstract 1
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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Abstract
本发明公开了一种超级结功率器件，其N柱与P柱交替排列，另外，包括位于N柱上方的多晶硅栅电极和源极的形成，P阱的形成及包覆所述多晶硅栅电极的隔离介质层，贯穿P柱中的接触孔及位于顶端的金属填充物，其中，所述接触孔中填充有所述金属填充物，所述金属填充物与N型外延层接触形成肖特基接触，本发明于超级结深沟槽内挖深孔形成嵌入肖特基区域，能增加器件的反向恢复速度，增大器件集成度；本发明还公开了一种制造上述超级结功率器件的方法。
Description
技术领域
本发明涉及一种集成电路器件，特别是涉及一种超级结功率器件；本发明还涉及一种制造该器件的方法。
背景技术
如图1、图2所示，目前市场上的超级结功率器件可以主要分为两大区域，一块区域做超级结101，另一块区域做肖特基结102，其中在超级结101中P柱和N柱交替排列，还包括：在N柱的上方的P阱105、多晶硅栅电极104、源极106及包覆在源极106上方的氧化隔离层103；其中多晶硅栅电极104位于N柱110的中部，宽度小于N柱110；肖特基结102中设置有接触孔108，通过接触孔108实现肖特基接触；并且超级结101和肖特基结102顶部被金属填充物109覆盖，底部包裹在N型外延层中；现有技术中超级结101结构均不带肖特基或旁路结构，其肖特基结构位于肖特基结102中，其中，肖特基结102与超级结101的宽度比例大约为1:2；另外，现有超级结功率器件制作的技术步骤包括：深沟槽刻蚀；采用外延工艺填充深沟槽形成P柱并回刻；栅极沟槽刻蚀，栅氧填充栅极沟槽并在其顶部多晶硅生长并回刻；P阱注入；源注入；接触孔淀积，刻蚀，注入；进行肖特基开孔；最后进行金属填充，刻蚀；背部处理等后续步骤。
采用上述方法制造的超级结功率器件，其集成度比较低，需要消耗约三分之一的器件面积作为肖特基结。
发明内容
为解决上述技术问题，本发明提供的技术方案如下：
一种超级结功率器件，在基片上形成P柱与N柱交替排列的结构，其特征在于:在所述P柱中设置有一接触孔，所述接触孔贯穿所述P柱，宽度小于所述P柱，；在所述接触孔中注入金属填充物，与N型外延层形成肖特基接触。
进一步的，还包括位于所述N柱上方的多晶硅栅电极、源极和P阱以及包覆所述多晶硅栅电极的隔离介质层。
进一步的，所述P阱，离子注入工艺条件为：注入剂量范围为1E12～1E14CM-2，注入能量范围为80keV～300keV。
进一步的，所述N型外延层的电阻率为3～10欧姆·厘米。
进一步的，对于所述N型外延层，仅需剂量范围为0～1E12CM-2的P型硼注入形成肖特基接触。
一种超级结功率器件，在基片上形成P柱与N柱交替排列的结构，其特征在于:在所述N柱中设置有一接触孔，所述接触孔贯穿所述N柱，宽度小于所述N柱，；在所述接触孔中注入金属填充物，与P型外延层形成肖特基接触。
一种超级结功率器件的制造方法，其步骤包括：
步骤1、在基片上方氧化物上曝光开窗口；
步骤2、在所述窗口下方刻蚀一深沟槽；
步骤3、采用外延工艺填充所述深沟槽形成P柱；
步骤4、刻蚀形成栅极沟槽，在所述栅极沟槽内壁覆盖一层栅氧，在所述栅氧上生长多晶硅，形成多晶硅电极；
步骤5、P阱注入；
步骤6、源极注入；
步骤7、隔离介质层第一次淀积，并进行干法刻蚀；
步骤8、隔离介质层第二次淀积，采用干法刻蚀、湿法刻蚀或干法湿法混合刻蚀；
步骤9、在P柱中部刻蚀接触孔，所述接触孔贯穿所述P柱，宽度小于所述P柱；在所述接触孔中注入金属填充物，与N柱形成肖特基接触；
步骤10、对所述隔离介质层进行湿法普刻蚀；
步骤11、进行传统后续步骤，形成最终器件。
进一步的，还包括肖特基接触注入调节。
一种超级结功率器件的制造方法，其步骤包括：
步骤1、在基片上方氧化物上曝光开窗口；
步骤2、在所述窗口下方刻蚀一深沟槽；
步骤3、采用外延工艺填充所述深沟槽形成N柱；
步骤4、刻蚀形成栅极沟槽，在所述栅极沟槽内壁覆盖一层栅氧，在所述栅氧上生长多晶硅，形成多晶硅电极；
步骤5、N阱注入；
步骤6、源极注入；
步骤7、隔离介质层第一次淀积，并进行干法刻蚀；
步骤8、隔离介质层第二次淀积，采用干法刻蚀、湿法刻蚀或干法湿法混合刻蚀；
步骤9、在N柱中部刻蚀接触孔，所述接触孔贯穿所述N柱，宽度小于所述N柱；在所述接触孔中注入金属填充物，与P柱形成肖特基接触；
步骤10、对所述隔离介质层进行湿法普刻蚀；
步骤11、进行传统后续步骤，形成最终器件。
进一步的，还包括肖特基接触注入调节。
本发明更改了肖特基接触设计和工艺，于超级结深沟槽内挖深孔形成嵌入肖特基区域，从而去除了原本超级结功率器件中的肖特基结部分所占用的面积消耗，增大了器件集成度；并且相当于无肖特基结构的超级结功率器件能增加器件的反向恢复速度，。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有技术超级结功率器件的结构图；
图2是现有技术超级结功率器件的示意图；
图3a-3m是形成器件本发明超级结功率器件各步骤示意图；
图4是本发明超级结功率器件的结构图；
图5是本发明超级结功率器件区域设计示意图。
主要元件符号说明如下:
超级结 101 肖特基结 102
氧化隔离层 103 多晶硅栅电极 104
P阱 105 源极 106
P柱 107 接触孔 108
金属填充物 109 N柱 110
N型外延层 301 氧化层 302
深沟槽 303 P柱 304
N柱 305 栅极沟槽 306
多晶硅栅电极 307 P阱 308
源极 309 隔离介质层 310
接触孔 311 肖特基注入调节位置 312
N柱 401 P柱 402
多晶硅栅电极 403 P阱 404
源极 405 隔离介质层 406
接触孔 407 金属填充物 408
具体实施方式
在本发明被详细描述之前，要注意的是在以下的说明内容中，类似的组件是以相同的编号来表示。
为使贵审查员对本发明的目的、特征及功效能够有更进一步的了解与认识，以下以N型超级结功率器件配合附图说明详述如后：
如图3所述，本发明方法步骤如下：
1、基片准备，基片上有N型外延层301，如图3a。
2、深沟槽303光刻开窗口；在氧化层302上曝光形成如图3b所示的开口。
3、深沟槽303刻蚀；在上述开口下方刻蚀形成一深沟槽303，如图3c；所述氧化层302在深沟槽303刻蚀完成后刻蚀去除。
4、采用外延工艺填充深沟槽303，形成P柱304，在各P柱之间的N型外延层则为N柱305，P柱与N柱间隔交替排列，如附图3d。
5、在N柱305中部进行光刻开窗口，并刻蚀形成栅极沟槽306，其宽度小于N柱的宽度，如图3e；其中P柱顶端为氧化层302。
6、在栅极沟槽306内壁覆盖一层栅氧，并在栅氧上生长多晶硅，形成多晶硅栅电极307，如图3f；其中P柱顶端为氧化层302，所述氧化层302在多晶硅栅电极307形成后刻蚀去除。
7、进行P阱308注入；在基片301表面形成P阱308，其深度下于多晶硅栅电极307的深度如图3g。
8、在P阱308上方进行源极309注入，其宽度小于P阱308的宽度，深度小于P阱308的深度，如图3h。
9、隔离介质层310第一次淀积，在基片上形成隔离介质层310薄膜，然后对其进行干法刻蚀，形成如图3i的隔离介质层310。
10、隔离介质层310第二次淀积，在基片上形成隔离介质层310薄膜，然后对其进行湿法刻蚀、干法刻蚀或两者混合刻蚀，形成如图3j的隔离介质层310。
11、在P柱304中部刻蚀接触孔311，刻蚀宽度小于P柱宽度，刻蚀深度等于P柱的深度，形成如图3k所示接触孔311。
12、进行肖特基接触注入调节，形成肖特基接触，肖特基注入调节位置312，如图3l；只有当金属填充物不能形成肖特基势垒要求时，才需要此步骤。
13、对隔离介质层310进行湿法普刻蚀，形成如图3m所示隔离介质层310。
14、对器件进行金属填充，刻蚀及背面处理等传统后续处理步骤，形成最终器件。
根据上述方法形成的器件结构，如图4所示：其中在N型外延层上方N柱401与P柱402交替排列，另外，包括位于N柱401上方的多晶硅栅电极403和源极405，P阱404及包覆所述多晶硅栅电极403的隔离介质层406，贯穿P柱402中的接触孔407及位于顶端的金属填充物408，其中，在所述接触孔407中，填充有所述金属填充物408，所述金属填充物与N型外延层接触形成肖特基接触，所述N型外延层选取电阻率在3～10欧姆·厘米之间；所述P阱404，其注入剂量范围选取在1E12CM-2～1E14CM-2，能量范围选取在80keV～300keV；在肖特基接触中，对于3～10欧姆·厘米的低掺杂N型外延层，仅需0～1E12CM-2的P型硼注入形成肖特基接触。
如图5所示，为本发明器件区域设计示意图，包括，接触孔区501、P柱502及N柱503；可以用于小尺寸高集成度需求的器件中。这是本发明的一个较佳实施例，其中接触孔501、P柱502及N柱503的形状可以根据需要进行调整。
P型超级结功率器件的结构和制作方法与N型超级结功率器件类似，不做过多论述。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种超级结功率器件，在基片上形成P柱与N柱交替排列的结构，其特征在于:在所述P柱中设置有一接触孔，所述接触孔贯穿所述P柱，宽度小于所述P柱；在所述接触孔中注入金属填充物，与N型外延层形成肖特基接触。
2.如权利要求1所述的超级结功率器件，其特征在于：还包括位于所述N柱上方的多晶硅栅电极、源极和P阱以及包覆所述多晶硅栅电极的隔离介质层。
3.如权利要求2所述的器件，其特征在于：所述P阱，离子注入工艺条件为：注入剂量范围为1E12～1E14CM-2，注入能量范围为80keV～300keV。
4.如权利要求1所述的器件，其特征在于：所述N型外延层的电阻率为3～10欧姆·厘米。
5.如权利要求4所述的器件，其特征在于：对于所述N型外延层，仅需剂量范围为0～1E12CM-2的P型硼注入形成肖特基接触。
6.一种超级结功率器件，在基片上形成P柱与N柱交替排列的结构，其特征在于:在所述N柱中设置有一接触孔，所述接触孔贯穿所述N柱，宽度小于所述N柱；在所述接触孔中注入金属填充物，与P型外延层形成肖特基接触。
7.一种如权利要求1所述器件的制造方法，其步骤包括：
步骤1、在基片上方氧化物上曝光开窗口；
步骤2、在所述窗口下方刻蚀一深沟槽；
步骤3、采用外延工艺填充所述深沟槽形成P柱；
步骤4、刻蚀形成栅极沟槽，在所述栅极沟槽内壁覆盖一层栅氧，在所述栅氧上生长多晶硅，形成多晶硅电极；
步骤5、P阱注入；
步骤6、源极注入；
步骤7、隔离介质层第一次淀积，并进行干法刻蚀；
步骤8、隔离介质层第二次淀积，采用干法刻蚀、湿法刻蚀或干法湿法混合刻蚀；
步骤9、在P柱中部刻蚀接触孔，所述接触孔贯穿所述P柱，宽度小于所述P柱；在所述接触孔中注入金属填充物，与N柱形成肖特基接触；
步骤10、对所述隔离介质层进行湿法普刻蚀；
步骤11、进行传统后续步骤，形成最终器件。
8.根据权利要求7所述的方法，其特征在于：在步骤9和步骤10之间还包括肖特基接触注入调节。
9.一种如权利要求6所述器件的制造方法，其步骤包括：
步骤1、在基片上方氧化物上曝光开窗口；
步骤2、在所述窗口下方刻蚀一深沟槽；
步骤3、采用外延工艺填充所述深沟槽形成N柱；
步骤4、刻蚀形成栅极沟槽，在所述栅极沟槽内壁覆盖一层栅氧，在所述栅氧上生长多晶硅，形成多晶硅电极；
步骤5、N阱注入；
步骤6、源极注入；
步骤7、隔离介质层第一次淀积，并进行干法刻蚀；
步骤8、隔离介质层第二次淀积，采用干法刻蚀、湿法刻蚀或干法湿法混合刻蚀；
步骤9、在N柱中部刻蚀接触孔，所述接触孔贯穿所述N柱，宽度小于所述N柱；在所述接触孔中注入金属填充物，与P柱形成肖特基接触；
步骤10、对所述隔离介质层进行湿法普刻蚀；
步骤11、进行传统后续步骤，形成最终器件。
10.根据权利要求9所述的方法，其特征在于：在步骤9和步骤10之间还包括肖特基接触注入调节。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140113 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20140113 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |