CN103515302A - 半导体元件与制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件与制作方法，该半导体元件包含有一基底，一层间介电层，设置于该基底上，一硅穿孔电极，贯穿该基底以及部分该层间介电层，另外有多个浅沟槽隔离，设置于该基底中，以及一接触环，设置于该层间介电层中的该硅穿孔周围，且设置于该浅沟槽隔离上。通过接触环可保护硅穿孔周围电路在硅穿孔形成过程中受到金属污染。

Description

半导体元件与制作方法
技术领域
本发明涉及一种半导体元件，特别是涉及一种具有硅穿孔与接触环的半导体元件。
背景技术
在现代的资讯社会中，由集成电路所构成的微处理机系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。
一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，由生产一晶片(wafer)开始：首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线，接着，再对晶片上的各个区域进行切割而成各个管芯，并加以封装成芯片(chip)，最后再将芯片电连至一电路板，如一印刷电路板(printed circuit board,PCB)，使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程式化的处理。
为了提高芯片功能与效能，增加集成度以便在有限空间下能容纳更多半导体元件，相关厂商开发出许多半导体芯片的堆叠技术，包括了倒装封装(Flip-Chip)技术、多芯片封装(Multi-chip Package,MCP)技术、封装堆叠(Package on Package,PoP)技术、封装内藏封装体(Package in Package,PiP)技术等，都可以通过管芯或封装体之间彼此的堆叠来增加单位体积内半导体元件的积成度。而在上述各种封装架构下，近年来又发展一种称为硅穿孔(Through silicon via,TSV)的技术，可促进在封装体中各管芯彼此之间的内部连结(interconnect)，以将堆叠效率进一步往上提升。
硅穿孔原理是在晶片中以蚀刻或激光的方式形成贯穿晶片的通孔(Via)，再将导电材料如铜、多晶硅、钨等填入通孔，最后则将晶片或管芯薄化并加以堆叠、结合(Bonding)，而成为3D立体的管芯堆叠结构。由于应用硅穿孔技术的各芯片内部线路的连结路径最短，相比较于其他堆叠技术，可使芯片间的传输速度更快、杂讯更小、效能更佳，是目前远景看好的技术之一。
然而，目前硅穿孔与其他元件整合上，仍有许多技术问题待克服，其中之一为制作硅穿孔的过程中，以激光或其他方式形成的通口可能会直接曝露金属连接垫，而对位于硅穿孔周围其他元件造成金属污染的问题。
发明内容
为解决上述问题，根据本发明的一较佳实施例，本发明提供一种半导体元件，包含有一基底，一层间介电层，设置于该基底上，一硅穿孔电极，贯穿该基底以及部分该层间介电层，以及一接触环，设置于该层间介电层中的该硅穿孔周围。
根据本发明的另一较佳实施例，本发明提供一种半导体元件，其包含有一基底，一层间介电层，设置于该基底上，一硅穿孔电极，贯穿该基底以及部分该层间介电层，以及一衬垫层位于该硅穿孔电极内，且仅位于该基底中。
根据本发明的另一较佳实施例，本发明还提供一种制作半导体元件的方法，包含以下步骤：提供一基底，基底有一正面与一背面，接着形成一层间介电层于该基底的正面上，以及形成一金属线路于该层间介电层表面，然后于该基底的该背面上，形成一开口贯穿该基底并曝露该层间介电层，接着形成一衬垫层于该开口内部，经由该开口蚀刻该衬垫层以及该层间介电层，以形成一硅穿孔，并曝露该金属线路，而后形成一阻障层，覆盖该硅穿孔内部，最后形成一导电层于该硅穿孔内。
本发明的半导体元件在硅穿孔电极周围具有接触环以及衬垫层，故能有效保护硅穿孔周围电路在硅穿孔形成过程中受到金属污染的问题。
附图说明
图1~图5为本发明第一较佳实施例的半导体元件的制作工艺示意图；
图6为本发明第二较佳实施例的半导体元件结构示意图。
主要元件符号说明
1半导体元件
2半导体元件
3半导体元件
10基底
12正面
14背面
16浅沟槽隔离
18栅极结构
20源/漏极区域
22层间介电层
24金属线路
26接触环
28接触
30开口
32衬垫层
34硅穿孔
36阻障层
38导电层
40硅穿孔电极
42接触环
44虚置栅极
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人皆应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围，在此容先叙明。
请先参考图1～图5，图1～图5绘示了本发明的第一较佳实施例的半导体元件的制作工艺示意图。如图1所示，首先，提供一基底10，例如是硅基底(silicon substrate)、外延硅(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或绝缘层上覆硅基底(silicon-on-insulator,SOI)等，基底10具有一正面12与一背面14，接着，形成所需的各种离子阱(N-well or P-well)(图未示)以及多个浅沟槽隔离(shallow trench isolation)16于基底10中。
接着如图2所示，形成至少一栅极结构18于基底10上，并以离子注入等方法形成源/漏极区域20于栅极结构18的两侧基底10中。栅极结构18可为多晶硅栅极(polysilicon gate)、金属栅极(metal gate)或是虚置栅极(dummygate)等，而形成上述栅极结构18与源/漏极区域20、甚或再在源/漏极区域20表面上形成自对准金属硅化物(salicide)(图未示)的方法，皆为本领域常见技术，在此不再赘述。然后覆盖一层间介电层22于栅极结构18与正面12上，并接续再进行一金属内连线制作工艺，以在层间介电层22上制备多层金属层间介电层(inter metal dielectric,IMD)(图未示)以及设置于各金属层间介电层中所需的金属线路(图未示)。为了方便说明起见，图2仅绘示形成一对应于后续制作的硅穿孔(TSV)的金属线路24于层间介电层22表面，而省略其他的金属线路与各金属层间介电层，且该金属线路24底面可直接接触后续形成的硅穿孔(TSV)并通过其上方金属层间介电层(IMD)中的金属线路(图未示)与其他元件分别电连接。此外，层间介电层22与基底10之间还可选择性形成有一接触蚀刻停止层(CESL)(图未示)覆盖栅极结构18与源/漏极区域20。
其中，值得注意的是，本发明在形成金属线路24之前，会先进行一接触插塞制作工艺，以形成多个接触插塞28，并可于此接触插塞制作工艺中同时形成一接触环26于层间介电层22中。其中，接触插塞28分别位于栅极结构18与源/漏极区域20上，用来电连接层间介电层22上方的金属层间介电层(IMD)中的金属线路(图未示)；而接触环26则位于浅沟槽隔离16上，较佳为一环绕但不接触硅穿孔(TSV)的环状结构，故内径大于硅穿孔(TSV)的外径并小于金属线路24的宽度，且接触环26与金属线路24直接接触，因此接触环26与金属线路24电连接并等电位，以达到较佳屏蔽作用。本实施例中，金属线路24、接触环26与接触插塞28的材料可选自导电性良好的金属，如铜、铝、钨、钛、氮化钛、钽以及氮化钽所组成的群组，但不限于此。
在完成基底10正面12上的金属内连线制作工艺以及设置于金属层间介电层上的焊垫(bonding pad)制作工艺之后。由基底10背面14来薄化基底10，接着如图3所示，利用光刻暨蚀刻方式，于基底10背面14形成至少一开口30以定义出硅穿孔(TSV)的位置。开口30贯穿基底10与浅沟槽隔离16，且开口30的底部停留在层间介电层22的底面上。其中，蚀刻制作工艺并不限于使用干式蚀刻或湿式蚀刻或上述的组合，干蚀刻条件可以为CF4、O2与Ar，湿蚀刻条件可以是稀释氢氟酸等。形成开口30后，沉积一衬垫层32于背面14与开口30中，覆盖开口30的侧壁以及底部，衬垫层32材料例如为氮化硅(SiN)或氧化硅(SiO2)等单一材料层或复合结构层，但不限于此。值得注意的是，由于开口30底部仅停留在层间介电层22表面，因此此处形成于开口30内部的衬垫层32，也不会位于层间介电层22中，仅会位于基底10中。
之后对开口30再次进一蚀刻步骤，如图4所示，以形成一硅穿孔34，且硅穿孔34的底部停留在金属线路24的底面上。其中，此次蚀刻步骤仅需由开口30贯穿衬垫层32与层间介电层22，因此蚀刻时间较短也较好控制，相对提高蚀刻的均匀性。然后沉积一阻障层36于硅穿孔34内部，覆盖硅穿孔34内部的侧壁以及底部，且阻障层36实质上与金属线路24接触。而阻障层36可选自钛、氮化钛、钽以及氮化钽所组成的群组，但不限于此。
如图5所示，形成一导电层38于阻障层36的表面，并填满硅穿孔34以形成硅穿孔电极40。其中，导电层38可选自导电性良好的金属，而其形成方法，以铜为例，可在沉积阻障层36之后，即先形成一铜的晶种层(图未示)，然后进行一晶背凸块的黄光制作工艺以形成一图案化的光致抗蚀剂层(图未示)，接着在电镀铜之后，去除图案化的光致抗蚀剂层，即完成本发明的具有硅穿孔电极的半导体元件1。因此，本发明的半导体元件1包含有一基底10，多个浅沟槽隔离16于基底10中，一层间介电层22设置于基底10上，一硅穿孔电极40贯穿基底10、浅沟槽隔离16以及层间介电层22，一接触环26，设置于层间介电层22中的硅穿孔电极40周围，且设置于该浅沟槽隔离16上，以及一衬垫层32仅位于硅穿孔电极40周围的基底10中，换句话说，衬垫层32不位于层间介电层22之中。
承上说明，本发明的特征之一在于先由晶背蚀刻基底10以形成开口30，且开口30的底部停留在层间介电层22上，非直接曝露金属线路24，接着于开口30底部与侧壁形成衬垫层32之后才通过一短时间的蚀刻步骤蚀穿层间介电层22形成硅穿孔34曝露金属线路24。如此一来，可避免蚀刻过程中，开口30直接曝露金属线路24，导致金属线路24的成分扩散造成金属污染(metal contamination)，进而影响到周围的栅极结构18或其他元件。此时的层间介电层22可作为一保护层覆盖金属线路24，避免金属污染影响其他元件。此外，本发明也可避免直接一次蚀刻基底10、浅沟槽隔离16以及层间介电层22，恐蚀穿或破坏金属线路24的问题。
另一个本发明的特征在于接触环26，本发明在形成金属线路24之前，会先于层间介电层22中形成一环绕在硅穿孔电极40周围的接触环26。如此一来，当经由开口30蚀穿层间介电层22形成硅穿孔34时，接触环26便可有效防止曝露的金属线路24造成金属污染，进而影响到周围的栅极结构18或其他元件。此外，一般而言硅穿孔电极40连接各种半导体元件如晶体管、存储器、电感、电阻等，而可执行各种程式化的处理。由于硅穿孔电极40作为电力接脚，当外部电源通过时，会产生强大的电磁干扰(electromagneticinterference,EMI)，而对位于硅穿孔电极40附近的半导体元件如栅极结构18产生干扰杂讯。因此本发明的接触环26接触环设置于硅穿孔电极40的外围，尤其是设置于半导体元件如栅极结构18所在的层间介电层22中，以彻底改善此问题。如此一来，接触环26对于所包围的硅穿孔电极40或金属线路24所流通的大量电流，便能够有效屏蔽其耦合杂讯的产生。上述接触环26的材质，可选自于由铜、铝、钨、钛、氮化钛、钽以及氮化钽所组成的群组，端视产品结构设计与半导体制作工艺的整合的相容性而定，但不以上述为限。
下文将针对本发明的半导体元件及其制作方法的不同实施态样进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
如图6所示，其绘示本发明第二较佳实施例的结构示意图，与本发明第一较佳实施例相同，半导体元件2包含有一基底10，多个浅沟槽隔离16于基底10中，一层间介电层22设置于基底10上，一硅穿孔电极40贯穿基底10以及层间介电层22，以及一衬垫层32仅位于基底10内，且环绕硅穿孔电极40。本实施例与本发明第一较佳实施例不同之处在于原先的接触环与金属线路结合，为一体成型结构，也就是接触环42，虽然上述第一较佳实施例中，先形成接触环后，才形成金属线路，但本实施例则是将接触环与金属线路同时制作，使得接触环与金属线路结合成为一体成型结构。除此之外，各接触插塞28与接触环42也可于同一步骤制作，或是在不同步骤中分别完成。若是接触插塞28与接触环42一起制作，则可以进一步简化制作工艺。此外，本实施例中的接触环42与接触插塞28材料可选自导电性良好的金属，如铜、铝、钨、钛、氮化钛、钽以及氮化钽所组成的群组，但不限于此。除了接触环外，其余各部件的特征、材料特性以及制作方法与上述第一较佳实施例相似，故在此并不再赘述。
本发明中，为加强接触环26的屏蔽效果，接触环26更可连接一信号接地(图未示)或浮接。此信号接地可连接至最稳定的接地端，例如安装有半导体封装件的系统板(图未示)的接地或芯片组级接地，以便更有效率地避免杂讯。再者，与系统板的接地之间还可再另行设置一高频滤波器以选择性地避免及移除高频杂音。
前述各较佳实施例均仅为本发明的实施态样，本发明所揭露的步骤与接触环可应用在各种前硅穿孔(Via-first)制作工艺、中硅穿孔(Via-Middle)制作工艺或后硅穿孔(Via-last)制作工艺等TSV制作工艺中，有效整合于现行的半导体制作工艺。
综上所述，本发明所提供一具有硅穿孔电极的半导体元件，其中在硅穿孔电极周围的层间介电层中分布有一接触环，在硅穿孔周围的基底中则分布有衬垫层，此接触环与衬垫层同样可有效保护硅穿孔周围电路在硅穿孔形成过程中受到金属污染的问题。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件，包含：
基底；
层间介电层，设置于该基底上；
硅穿孔电极，贯穿该基底以及该层间介电层；以及
接触环，设置于该层间介电层中并位于该硅穿孔电极周围。
2.如权利要求1的半导体元件，另包含一金属线路，设置于该层间介电层表面，且该硅穿孔电极接触该金属线路。
3.如权利要求2的半导体元件，其中该接触环与该金属线路等电位。
4.如权利要求2的半导体元件，另包含阻障层，位于该硅穿孔电极内，且该阻障层与该金属线路实质上接触。
5.如权利要求1的半导体元件，另包含衬垫层，位于该硅穿孔电极内，且仅位于该基底中。
6.如权利要求1的半导体元件，另包含栅极结构，设置于该基底上，该栅极结构包含金属栅极、多晶硅栅极或是虚置栅极(dummy gate)。
7.如权利要求1的半导体元件，还包括至少一浅沟槽隔离，设置于该基底中，其中该接触环设置于该浅沟槽隔离上。
8.一种半导体元件，包含：
基底；
层间介电层，设置于该基底上；
硅穿孔电极，贯穿该基底以及该层间介电层；以及
衬垫层，位于该硅穿孔电极内，且仅位于该基底中。
9.如权利要求8的半导体元件，另包含接触环，设置于该层间介电层中的该硅穿孔电极周围，以及多个浅沟槽隔离，设置于该基底中，其中该接触环设置于该浅沟槽隔离上。
10.如权利要求8的半导体元件，另包含一金属线路，设置于该层间介电层表面，且该硅穿孔电极接触该金属线路。
11.如权利要求10的半导体元件，其中该接触环与该金属线路等电位。
12.如权利要求10的半导体元件，另包含阻障层，位于该硅穿孔电极内，且该阻障层与该金属线路实质上接触。
13.如权利要求8的半导体元件，另包含栅极结构，设置于该基底上，该栅极结构包含金属栅极、多晶硅栅极或是虚置栅极(dummy gate)。
14.一种制作半导体元件的方法，包含以下步骤：
提供一基底，其上有一正面与一背面；
形成一层间介电层于该基底的该正面上；
形成一金属线路于该层间介电层表面；
在该基底的该背面上，形成一开口贯穿该基底并曝露该层间介电层；
形成一衬垫层于该开口内部；
经由该开口蚀刻该衬垫层以及该层间介电层，以形成一硅穿孔，并曝露该金属线路；
形成一阻障层，覆盖该硅穿孔内部；以及
形成一导电层于该阻障层上。
15.如权利要求14的半导体元件制作方法，还包含形成一接触环，位于该硅穿孔周围的该层间介电层中。
16.如权利要求15的半导体元件制作方法，还包含形成多个浅沟槽隔离位于该基底中，且该接触环位于该浅沟槽隔离上。
17.如权利要求15的半导体元件制作方法，其中该接触环与该金属线路等电位。
18.如权利要求15的半导体元件制作方法，还包含形成多个接触插塞于该层间介电层中，且该接触环该与各接触插塞由同一步骤制作。
19.如权利要求15的半导体元件制作方法，还包含形成多个接触插塞于该层间介电层，且该接触环与该接触插塞由不同步骤制作。
20.如权利要求14的半导体元件制作方法，还包含形成至少一栅极结构，且该栅极包括金属栅极、多晶硅栅极或是虚置栅极(dummy gate)。
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