CN103490757B - 一种基于i/o接口的信号输出方法和装置 - Google Patents

一种基于i/o接口的信号输出方法和装置 Download PDF

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Abstract

本发明实施例公开了一种基于I/O接口的信号输出方法和装置，用于提高了芯片产品的稳定性能。本发明实施例中I/O接口设于第一芯片中，第一芯片设有Core电源域，第一芯片与第二芯片通信连接，方法包括：判断Core电源域输出的电压是否低于预设的第一芯片的阈值电压；若Core电源域输出的电压低于阈值电压，根据第一芯片对第二芯片的控制功能生成第一电平信号，第一电平信号用于使第二芯片在接收到第一电平信号后处于无视状态；通过I/O接口将第一电平信号发送给第二芯片，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。

Description

一种基于I/O接口的信号输出方法和装置
技术领域
本发明涉及电子技术领域，尤其涉及一种基于I/O接口的信号输出方法和装置。
背景技术
两个芯片之间通常采用输入/输出（I/O，Input/Output）接口进行通信。在实际的通信系统中，发送芯片和接收芯片是不能完全进行同步处理的。发送芯片的亚稳态（亚稳态是指I/O电源在上电或下电时出现的不稳定状态）会造成接收芯片出现写数据错误或程序运行错误。如图1所示，如果发送芯片只有输出方向的I/O情况下，为了避免发送芯片的亚稳态对接收芯片造成的错误影响，一般接收芯片内的输入方向的I/O接口会内置弱上拉电阻或弱下拉电阻（阻值在几十千欧左右，选择弱上拉电阻还是弱下拉电阻，由接收芯片的功能决定），通过接收芯片的I/O接口内置弱上拉电阻或弱下拉电阻可以以避免发送芯片的亚稳态对接收芯片造成的错误影响。
对于发送芯片和接收芯片都是双向的I/O情况，为了避免发送芯片和接收芯片双方的亚稳态造成双方各自的错误影响，应当分别针对各自的输入方向内置弱上拉电阻或者弱下拉电阻来避免双方的亚稳态造成双方各自的错误影响。但是对于实际的通信系统，以发送芯片的设计为例，发送芯片为了避免接收芯片的亚稳态对自己造成的错误影响，需要在发送芯片内对输入方向内置弱上拉电阻或者弱下拉电阻。但是并不是所有的芯片都在输入方向上内置了弱上拉电阻或者弱下拉电阻，在单板设计的时候，由于不确定接收芯片内是否内置有弱上拉电阻或者弱下拉电阻，还需要考虑发送芯片的亚稳态对接收芯片输入方向的错误影响，为了解决这个问题，通常会在单板上连接一个上拉电阻或者下拉电阻（具体连接的是上拉电阻还是下拉电阻由接收芯片输入端的功能决定），如图2所示，发送芯片和接收芯片都内置有弱上拉电阻或者弱下拉电阻，并且在单板上也设置有上拉电阻或者下拉电阻。其中，选择发送芯片内置弱上拉电阻还是弱下拉电阻，由发送芯片的功能决定，单板上设置上拉电阻还是下拉电阻由接收芯片的功能决定。
现有技术中对于基于I/O接口的信号输出方法，即使在发送芯片和接收芯片上都设置了弱上拉电阻或弱下拉电阻、且单板上也集成有上拉电阻或下拉电阻，这种情况下仍然会存在误操作的问题。以发送芯片为例，I/O接口的控制信号都是由Core电源域产生，如果接收芯片的电源和发送芯片的I/O电源已经稳定，但是发送芯片的Core电源在上电或者下电时I/O接口会从Core电源域采集到一些异常数据，发送给接收芯片，导致对接收芯片做一些误操作，这种误操作会影响接收芯片的关键控制信号，例如片选（CS，Chip Select）信号/低电平有效的片选（CSn，Chip Select with low level）信号，接收芯片在自己的Core电源上电或下电时采集到的异常数据也会对发送芯片造成同样的问题。
发明内容
本发明实施例提供了一种基于I/O接口的信号输出方法和装置，用于解决芯片的Core电源在上电或下电时输出的异常数据对对端芯片的误操作问题，提高芯片产品的稳定性能。
为解决上述技术问题，本发明实施例提供以下技术方案：
第一方面，本发明实施例提供一种基于I/O接口的信号输出方法，所述I/O接口设于第一芯片中，所述第一芯片设有核心Core电源域，所述第一芯片与第二芯片通信连接，所述信号输出方法包括：
判断所述Core电源域输出的电压是否低于预设的第一芯片的阈值电压；
若所述Core电源域输出的电压低于所述阈值电压，根据所述第一芯片对第二芯片的控制功能生成第一电平信号，所述第一电平信号用于使所述第二芯片在接收到所述第一电平信号后处于无视状态；
通过所述I/O接口将所述第一电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
结合第一方面，在第一方面的第一种可能的实现方式中，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号。
结合第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，所述通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号，包括：
如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出上拉控制PUC信号，以通过所述上拉电阻得到第一高电平信号；
如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出下拉控制PDC信号，以通过所述下拉电阻得到第一低电平信号。
结合第一方面，在第一方面的第三种可能的实现方式中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
通过所述Core电源域生成与所述第一芯片对第二芯片的控制功能相应的高低控制核心HLC-Core信号；
将所述HLC-Core信号进行电平转换，得到高低控制HLC信号；
根据所述HLC信号由总线保持Bus hold电路生成第一电平信号，其中，若所述HLC信号表示高电平，则由所述Bus hold电路输出第一高电平信号，若所述HLC信号表示低电平，则由所述Bus hold电路输出第一低电平信号。
结合第一方面，在第一方面的第四种可能的实现方式中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PUC信号，将所述PUC信号输出到所述上拉电阻上，由所述上拉电阻输出第一高电平信号；
根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PDC信号，将所述PDC信号输出到所述下拉电阻上，由所述下拉电阻输出第一低电平信号。
结合第一方面，在第一方面的第五种可能的实现方式中，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
发出保持hold信号；
获取在发出所述hold信号之前所述I/O接口输出的第一信号；
响应于所述hold信号，为所述第二芯片生成与所述第一信号电平保持相反的第二信号，所述第二信号是生成的所述第一电平信号。
结合第一方面或第一方面的第一种、第二种、第三种、第四种、第五种可能的实现方式，在第一方面的第六种可能的实现方式中，若所述Core电源域输出的电压高于或等于所述阈值电压，所述信号输出方法还包括：
判断所述I/O电源域输出的电压是否处于不稳定工作状态；
若所述I/O电源域输出的电压处于不稳定工作状态，根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，所述第二电平信号用于使所述第二芯片在接收到所述第二电平信号后处于无视状态；
将生成的第二电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，第二芯片忽视所述第一芯片发送的控制信号和数据信号。
结合第一方面的第六种可能的实现方式，在第一方面的第七种可能的实现方式中，所述第二电平信号为第二高电平信号和第二低电平信号的其中一个信号，所述根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，包括：
如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出PUC信号，以通过所述上拉电阻得到第二高电平信号；
如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出PDC信号，以通过所述下拉电阻得到第二低电平信号。
结合第一方面的第六种或第七种可能的实现方式，在第一方面的第八种可能的实现方式中，若所述I/O电源域输出的电压处于稳定工作状态，所述信号输出方法还包括：
若通过所述core电源域输出下拉PD信号，根据所述PD信号触发电阻控制电路输出的PDC信号，由所述PDC信号控制所述下拉电阻处于不工作状态；
若通过所述core电源域输出上拉PU信号，根据所述PU信号触发电阻控制电路输出的PUC信号，由所述PUC信号控制所述上拉电阻处于不工作状态。
第二方面，本发明实施例还提供了一种基于I/O接口的信号输出装置，所述I/O接口设于第一芯片中，所述第一芯片设有核心Core电源域，所述第一芯片与第二芯片通信连接，所述信号输出装置包括：Core电源检测模块、电平获取模块、信号输出模块，其中，
所述Core电源检测模块，用于判断所述Core电源域输出的电压是否低于预设的第一芯片的阈值电压；
所述电平获取模块，用于若所述Core电源域输出的电压低于所述阈值电压，根据所述第一芯片对第二芯片的控制功能生成第一电平信号，所述第一电平信号用于使所述第二芯片在接收到所述电平信号后处于无视状态；
所述信号输出模块，用于从所述电平获取模块获取到所述第一电平信号，通过所述I/O接口将所述第一电平信号发送给第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
结合第二方面，在第二方面的第一种可能的实现方式中，所述电平获取模块，具体用于通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号。
结合第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，所述电平获取模块，包括：
第一上拉子模块，用于如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出上拉控制PUC信号，以通过所述上拉电阻得到第一高电平信号；
第一下拉子模块，用于如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出下拉控制PDC信号，以通过所述下拉电阻得到第一低电平信号。
结合第二方面，在第二方面的第三种可能的实现方式中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述电平获取模块，包括：
控制信号子模块，用于通过所述Core电源域生成与所述第一芯片对第二芯片的控制功能相应的高低控制核心HLC-Core信号；
电平转换子模块，用于将所述HLC-Core信号进行电平转换，得到高低控制HLC信号；
总线保持子模块，用于根据所述HLC信号由总线保持Bus hold电路生成第一电平信号，其中，若所述HLC信号表示高电平，则由所述Bus hold电路输出第一高电平信号，若所述HLC信号表示低电平，则由所述Bus hold电路输出第一低电平信号。
结合第二方面，在第二方面的第四种可能的实现方式中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述电平获取模块，包括：
PUC生成子模块，用于根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PUC信号，将所述PUC信号输出到所述上拉电阻上，由所述上拉电阻输出第一高电平信号；
PDC生成子模块，用于根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PDC信号，将所述PDC信号输出到所述下拉电阻上，由所述下拉电阻输出第一低电平信号。
结合第二方面，在第二方面的第五种可能的实现方式中，所述电平获取模块，包括：
hold子模块，用于发出保持hold信号；
第一信号获取子模块，用于获取在发出所述hold信号之前所述I/O接口输出的第一信号；
第二信号获取子模块，用于响应于所述hold信号，为所述第二芯片生成与所述第一信号电平保持相反的第二信号，所述第二信号是生成的所述第一电平信号。
结合第二方面或第二方面的第一种、第二种、第三种、第四种、第五种可能的实现方式，在第二方面的第六种可能的实现方式中，若所述Core电源域输出的电压大于或等于所述阈值电压，所述信号输出装置还包括：
I/O电源检测模块，用于判断所述I/O电源域输出的电压是否处于不稳定工作状态；
所述电平获取模块，还用于若所述I/O电源域输出的电压处于不稳定工作状态，根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，所述第二电平信号用于使所述第二芯片在接收到所述第二电平信号后处于无视状态；
所述信号输出模块，还用于将生成的第二电平信号发送给所述第二芯片，以使所述第二芯片处于无视状态时忽视所述第一芯片发送的控制信号和数据信号。
结合第二方面的第六种可能的实现方式，在第二方面的第七种可能的实现方式中，所述电平获取模块，包括：
第二上拉子模块，用于如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出PUC信号，以通过所述上拉电阻得到第二高电平信号；
第二下拉子模块，用于如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出PDC信号，以通过所述下拉电阻得到第二低电平信号。
结合第二方面的第六种或第七种可能的实现方式，在第二方面的第八种可能的实现方式中，若所述I/O电源域输出的电压处于稳定工作状态，所述信号输出装置还包括：
PD生成模块，用于若通过所述core电源域输出下拉PD信号，根据所述PD信号触发电阻控制电路输出的PDC信号，由所述PDC信号控制所述下拉电阻处于不工作状态；
PU生成模块，用于若通过所述core电源域输出上拉PU信号，根据所述PU信号触发电阻控制电路输出的PUC信号，由所述PUC信号控制所述上拉电阻处于不工作状态。
从以上技术方案可以看出，本发明实施例具有以下优点：
在本发明实施例中，首先对Core电源域输出的电压值与预先设定的第一芯片的阈值电压进行判断，当Core电源域输出的电压低于阈值电压时，可以得出Core电源还未稳定，第一芯片处于异常，根据第一芯片对第二芯片的控制功能生成第一电平信号，其中，第一电平信号用于使第二芯片在接收到第一电平信号后处于无视状态，最后通过I/O接口将第一电平信号发送给第二芯片。本发明实施例在Core电源域输出的电压低于阈值电压时根据第一芯片对第二芯片的控制功能生成第一电平信号，第一芯片输出的该第一电平信号可以使第二芯片处于无视状态，当第二芯片接收到第一电平信号后，第二芯片进入无视状态，当第二芯片进入无视状态时会忽视掉第一芯片发送的控制信号和数据信号，从而可以避免第一芯片对第二芯片造成的误操作。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的技术人员来讲，还可以根据这些附图获得其他的附图。
图1为现有技术中提供的一种基于I/O接口的信号输出方法的示意图；
图2为现有技术中提供的另一种基于I/O接口的信号输出方法的示意图；
图3为本发明实施例提供的一种基于I/O接口的信号输出方法的流程方框示意图；
图4为本发明实施例提供的基于I/O接口的信号输出方法的一种实现方式示意图；
图5为本发明实施例提供的基于I/O接口的信号输出方法的另一种实现方式示意图；
图6-a为本发明实施例提供的一种基于I/O接口的信号输出装置的组成模块示意图；
图6-b为本发明实施例提供的一种电平获取模块的组成模块示意图；
图6-c为本发明实施例提供的另一种电平获取模块的组成模块示意图；
图6-d为本发明实施例提供的另一种电平获取模块的组成模块示意图；
图6-e为本发明实施例提供的另一种基于I/O接口的信号输出装置的组成模块示意图；
图6-f为本发明实施例提供的另一种电平获取模块的组成模块示意图；
图6-g为本发明实施例提供的另一种基于I/O接口的信号输出装置的组成模块示意图；
图6-h为本发明实施例提供的另一种电平获取模块的组成模块示意图；
图7为本发明实施例提供的另一种基于I/O接口的信号输出装置的组成模块示意图。
具体实施方式
本发明实施例提供了一种基于I/O接口的信号输出方法和装置，用于解决芯片的Core电源在上电或下电时输出的异常数据对对端芯片的误操作问题，提高芯片产品的稳定性能。
为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，这仅仅是描述本发明的实施例中对相同属性的对象在描述时所采用的区分方式。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，以便包含一系列单元的过程、方法、系统、产品或设备不必限于那些单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它单元。
以下分别进行详细说明。
本发明实施例提供的一种基于I/O接口的信号输出方法，该信号输出方法应用于第一芯片中，I/O接口设于第一芯片中，第一芯片设有核心（Core）电源域，第一芯片与第二芯片通信连接，该信号输出方法如图3所示，具体可以包括步骤：
301、判断Core电源域输出的电压是否低于预设的第一芯片的阈值电压。
在本发明实施例中，第一芯片和第二芯片通信连接，具体的，第一芯片和第二芯片可以都设置在一个单板上，第一芯片和第二芯片之间通过输入/输出（I/O，Input/Output）接口进行通信。其中，第一芯片和第二芯片上都设置有I/O接口，本发明实施例中描述的I/O接口具体可以指的是输出方向的I/O、输入方向的I/O或双向的I/O。
在本发明实施例中，以第一芯片为例说明，第一芯片的I/O接口有两个电源域，一个是I/O电源域，一个是Core电源域，I/O接口的正常工作需要两个电源（分别为I/O电源和Core电源）都处于稳定工作的状态。本发明实施例中为了能够获取Core电源是否稳定，可以为第一芯片设定一个阈值电压，该阈值电压是指第一芯片能够达到正常工作状态时的电压值，该阈值电压的取值由第一芯片的制作工艺和该第一芯片的设计有关，具体所取值的大小本发明实施例中并不具体限定。可以理解的是，本发明实施例中第二芯片的I/O接口也同样设置有两个电源域（分别是Core电源和I/O电源），并且为了能够获取第二芯片的Core电源是否稳定，也可以为第二芯片设定一个阈值电压，其阈值电压的取值取决于具体的应用场景。例如，Core电源可以是第一芯片完成芯片处理功能所需要的电源，Core电源域可以是芯片实现处理功能部分；I/O电源可以与Core电源不同。
在本发明的一些实施例中，首先获取到Core电源域输出的电压，将Core电源域输出的电压与第一芯片的阈值电压进行数值判断，在实际应用中，具体可以在第一芯片内设置一个Core电源检测电路，由该Core电源检测电路来检测Core电源的电压值，若Core电源域输出的电压低于阈值电压，表明Core电源还未稳定，第一芯片处于异常，若Core电源检测电路检测到Core电源域输出的电压大于或等于该阈值电压，表明第一芯片处于稳定工作状态。
需要说明的是，本发明实施例中描述的第一芯片和第二芯片指的是设置在单板上的两个芯片，其中“第一”和“第二”并没有时序或者逻辑上的意思，只是用于区别这两个芯片才采用的命名方式，在实际应用中，第一芯片具体可以指的是设置在单板上的发送芯片，第二芯片具体可以指的是设置在单板上的接收芯片，反之亦可，此处仅作说明，不做限定。并且，第一芯片用于实现对第二芯片的控制，第一芯片会向第二芯片发送数据信号或控制信号。本发明实施例中为了便于描述，其中第一芯片的I/O接口是指输出方向的，第二芯片的I/O接口是指输入方向的，当然也可以按照相反或相类似的方式进行描述，此处仅作说明。
302、若Core电源域输出的电压低于阈值电压，根据上述第一芯片对第二芯片的控制功能生成第一电平信号。
其中，第一电平信号用于使上述第二芯片在接收到上述第一电平信号后处于无视状态。
具体的，上述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号。
需要说明的是，第二芯片处于无视状态指的是第二芯片在接收到第一芯片发送的第一电平信号后会忽视第一芯片发送的控制信号和数据信号，这样就可以避免第一芯片的Core电源域在不稳定工作状态时发送的异常数据对第二芯片造成的误操作了。在本发明一些实施例中，第二芯片处于无视状态具体可以指的是第二芯片在接收第一芯片发送的第一电平信号后进入不工作状态，则第二芯片处于不工作状态也可是避免第一芯片的Core电源域在不稳定工作状态时发送的异常数据对第二芯片造成的误操作。
在本发明实施例中，当Core电源域输出的电压低于阈值电压时可以判断出第一芯片的Core电源还未稳定，第一芯片处于异常，为了避免此时第一芯片输出异常数据，本发明实施例采用的方法是根据第一芯片对第二芯片的控制功能生成第一电平信号，该第一电平信号用于使第二芯片在接收到该第一电平信号后处于无视状态，即本发明实施例中为第二芯片生成的第一电平信号是一个电平稳定的信号，并且该第一电平信号的功能是使第二芯片接收到该第一电平信号后处于无视状态，即第二芯片会忽视第一芯片发送的控制信号和数据信号。故可以避免现有技术中当Core电源在上电或者下电时输出异常数据导致第一芯片对第二芯片产生误操作，提高了芯片产品的性能。
在本发明实施例中，根据第一芯片对第二芯片的控制功能生成的第一电平信号可以是第一高电平信号，也可以是第一低电平信号，也就是说针对第二芯片生成的第一电平信号的电平高低是由第一芯片对第二芯片的控制功能来决定的。需要说明的是，本发明实施例中第一芯片用于实现对第二芯片的控制，第一芯片会向第二芯片发送数据信号或控制信号。
接下来举例说明第一芯片对第二芯片的控制。例如，第一芯片对第二芯片的控制功能是第一通过向第二芯片发送高电平信号控制第二芯片进入工作状态，也就是说，当第一芯片向第二芯片发送低电平信号时，第二芯片就不会进入工作状态，此时第二芯片相当于没有受到第一芯片的控制。又如，第一芯片对第二芯片的控制功能可以是第一芯片通过向第二芯片发送低电平信号控制第二芯片进入工作状态，也就是说，当第一芯片向第二芯片发送高电平信号时，第二芯片就不会进入工作状态，此时第二芯片相当于没有受到第一芯片的控制。
在本发明的一些实施例中，可以在第一芯片的I/O接口处集成上拉电阻和/或下拉电阻，需要说明的是，在第一芯片的I/O接口处集成上拉电阻和/或下拉电阻具体可以有以下三种实现方式：一、在第一芯片的I/O接口处集成上拉电阻；二、在第一芯片的I/O接口处集成下拉电阻；三、在第一芯片的I/O接口处集成上拉电阻和下拉电阻。具体的，I/O接口处集成的上拉电阻或下拉电阻的阻值是千欧级别的，并且上拉电阻可以实现上拉功能的控制，下拉电阻可以实现下拉功能的控制，具体集成上拉电阻还是下拉电阻由第一芯片对第二芯片的控制功能来决定。
在本发明的一些实施例中，步骤302根据上述第一芯片对第二芯片的控制功能生成第一电平信号，具体可以包括：
通过配置在I/O接口处的上拉电阻或下拉电阻，生成上述第一电平信号。
具体的，当第一电平信号为第一高电平信号和第一低电平信号的其中一个信号时，通过配置在I/O接口处的上拉电阻或下拉电阻，生成上述第一电平信号，包括：
如果I/O接口处配置有上拉电阻，则通过电阻控制电路向上拉电阻输出上拉控制（PUC，Pull-Up Control）信号，以通过上拉电阻得到第一高电平信号；
如果I/O接口处配置有下拉电阻，则通过电阻控制电路向下拉电阻输出下拉控制（PDC，Pull-Down Control）信号，以通过所述下拉电阻得到第一低电平信号。
在第一芯片的I/O接口处集成上拉电阻和/或下拉电阻不仅能解决第一芯片的Core电源域的不稳定对第二芯片的误操作，也可以消除第一芯片的亚稳态对第二芯片造成的误操作，还可以解决在第一芯片的输入方向上由于第二芯片的亚稳态对第一芯片造成的误操作。接下来，以后续实施例对在第一芯片的I/O接口上集成上拉电阻和/或下拉电阻分别作出详细说明。
在获知第一芯片对第二芯片的控制功能后，本发明实施例中根据第一芯片对第二芯片的控制功能生成第一电平信号，可以有多种实现方式。在本发明的一些实施例中，根据上述第一芯片对第二芯片的控制功能生成第一电平信号，其中一种实现方式可以包括：若上述第一芯片对第二芯片的控制功能为通过高电平信号控制上述第二芯片进入工作状态，在上述第一芯片的I/O接口处配置下拉电阻；根据上述配置的下拉电阻为上述第二芯片生成第一低电平信号。
其中，因为第一芯片对第二芯片的控制功能为通过高电平信号控制上述第二芯片进入工作状态，故在第一芯片的I/O接口处配置了下拉电阻，并根据该配置的下拉电阻生成第一低电平信号，生成第一低电平信号可以在第二芯片接收到该第一低电平信号后处于无视状态，此时第一芯片的Core电源在上电或下电时向第二芯片输出第一低电平信号，这个第一低电平信号会使第二芯片处于无视状态，即第二芯片会忽视掉第一芯片发送的控制信号或数据信号，故可以避免第一芯片对第二芯片的误操作。
需要说明的是，检测出Core电源域输出的电压后，当Core电源域输出的电压低于阈值电压时，在实际应用中，根据配置的下拉电阻生成第一低电平信号具体可以由总线保持（Bus hold）电路来实现。例如，Core电源检测电路检测Core电源的电压值，一旦Core电源域输出的电压低于第一芯片的阈值电压时，发出hold信号以通知Bus hold电路启动。Bushold电路会根据I/O接口上集成的电阻是下拉电阻，用I/O电源输出第一低电平信号。需要说明的是，当第一芯片对第二芯片的控制功能为通过高电平信号控制第二芯片进入工作状态时，Bus hold电路用于Core电源未稳定时，用I/O电源输出第一低电平信号给第二芯片，则第二芯片接收到该第一低电平信号后进入无视状态，第二芯片会忽视掉第一芯片的控制信号和数据信号，故可以避免第一芯片对第二芯片的误操作。
另外，检测出Core电源域输出的电压后，当Core电源域输出的电压低于阈值电压时，在实际应用中，根据配置的下拉电阻生成第一低电平信号还可以由电阻控制电路来实现。例如，Core电源检测电路检测Core电源的电压值，一旦Core电源域输出的电压低于第一芯片的阈值电压时，通过电阻控制电路输出PDC信号，上述PDC信号输出到配置的下拉电阻上，下拉电阻输出第一低电平信号。需要说明的是，当第一芯片对第二芯片的控制功能为通过高电平信号控制第二芯片进入工作状态时，电阻控制电路用于Core电源未稳定时，输出PDC信号，该PDC信号输出到下拉电阻上，由下拉电阻输出第一低电平信号，则第二芯片接收到该第一低电平信号后进入无视状态，第二芯片会忽视第一芯片发送的控制信号和数据信号，故可以避免第一芯片对第二芯片的误操作。
在本发明的另一些实施例中，根据上述第一芯片对第二芯片的控制功能生成第一电平信号，其中一种实现方式可以包括：若上述第一芯片对第二芯片的控制功能为通过低电平信号控制第二芯片进入工作状态，可以在第一芯片的I/O接口处配置上拉电阻；根据配置的上拉电阻生成第一高电平信号。
因为第一芯片对第二芯片的控制功能为通过低电平信号控制第二芯片进入工作状态，故在第一芯片的I/O接口处可以配置上拉电阻，并根据该配置的上拉电阻生成第一高电平信号，生成的第一高电平信号可以在第二芯片接收到该第一高电平信号后处于无视状态，此时第一芯片的Core电源在上电或下电时向第二芯片输出的是第一高电平信号，而不再是异常数据，这个高电平信号会使第二芯片处于无视状态，第二芯片会忽视掉第一芯片发送的控制信号和数据信号，故可以避免第一芯片对第二芯片的误操作。
需要说明的是，检测出Core电源域输出的电压后，当Core电源域输出的电压低于阈值电压时，在实际应用中，根据配置的上拉电阻生成第一高电平信号具体可以由总线保持（Bus hold）电路来实现。例如，Core电源检测电路检测Core电源的电压值，一旦Core电源域输出的电压低于第一芯片的阈值电压时，发出hold信号以通知Bus hold电路启动。Bushold电路会根据I/O接口上集成的电阻是上拉电阻，用I/O电源输出第一高电平信号。需要说明的是，当第一芯片对第二芯片的控制功能为通过低电平信号控制第二芯片进入工作状态时，Bus hold电路用于Core电源未稳定时，用I/O电源输出第一高电平信号给第二芯片，则第二芯片接收到该第一高电平信号后进入无视状态，第二芯片会忽视掉第一芯片发送的控制信号和数据信号，故可以避免第一芯片对第二芯片的误操作。
另外，检测出Core电源域输出的电压后，当Core电源域输出的电压低于阈值电压时，在实际应用中，根据配置的上拉电阻生成第一高电平信号还可以由电阻控制电路来实现。例如，Core电源检测电路检测Core电源的电压值，一旦Core电源域输出的电压低于第一芯片的阈值电压时，通过电阻控制电路输出PUC信号，PUC信号输出到配置的上拉电阻上，上拉电阻输出第一高电平信号。需要说明的是，当第一芯片对第二芯片的控制功能为通过低电平信号控制第二芯片进入工作状态时，电阻控制电路用于Core电源未稳定时，输出PUC信号，该PUC信号输出到上拉电阻上，由上拉电阻输出第一高电平信号，则第二芯片接收到该第一高电平信号后进入无视状态，第二芯片会忽视掉第一芯片发送的控制信号和数据信号，故可以避免第一芯片对第二芯片的误操作。
在本发明的另一些实施例中，第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若第一芯片的I/O接口处配置有上拉电阻和下拉电阻，步骤302根据第一芯片对第二芯片的控制功能为第二芯片生成第一电平信号，其中一种实现方式可以包括：
通过Core电源域生成与第一芯片对第二芯片的控制功能相应的高低控制核心（HLC-Core，High Low Control-Core）信号；
将HLC-Core信号进行电平转换，得到高低控制（HLC，High Low Control）信号；
根据HLC信号由Bus hold电路生成第一电平信号，其中，若HLC信号表示高电平，则由Bus hold电路输出第一高电平信号，若HLC信号表示低电平，则由Bus hold电路输出第一低电平信号。
需要说明的是，若I/O接口上集成上拉电阻和下拉电阻，根据Core电源域输出的HLC-Core信号生成第一电平信号，具体的，可以按照I/O电源域对Core电源域输出的HLC-Core信号进行电平转换，得到HLC信号，若HLC信号表示高电平，通过Bus hold电路输出第一高电平信号，若HLC信号表示低电平，向第二芯片输出第一低电平信号。需要说明的是，Bushold电路用于Core电源未稳定时，根据HLC信号所表示的电平输出第一电平信号给第二芯片，第二芯片会忽视掉第一芯片发送的控制信号和数据信号，从而可以避免第一芯片对第二芯片的误操作。
在本发明的另一些实施例中，第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若第一芯片的I/O接口处配置有上拉电阻和下拉电阻，步骤302根据第一芯片对第二芯片的控制功能生成第一电平信号，具体可以包括：
根据第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PUC信号，将PUC信号输出到上拉电阻上，由上拉电阻输出第一高电平信号；
根据第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PDC信号，将PDC信号输出到下拉电阻上，由下拉电阻输出第一低电平信号。
需要说明的是，若I/O接口处集成上拉电阻和下拉电阻，则无法通过在I/O接口处集成的电阻来决定应该输出高电平还是低电平，仍然需要由第一芯片对第二芯片的控制功能来决定，具体的，由电阻控制电路根据第一芯片对第二芯片的控制功能决定输出PUC信号还是PDC信号。
需要说明的是，检测出Core电源域输出的电压后，当Core电源域输出的电压低于阈值电压时，本发明实施例中根据第一芯片对第二芯片的控制功能生成第一电平信号，还可以有其它的实现方式，例如，发出保持（hold）信号；获取在发出上述hold信号之前上述I/O接口输出的第一信号；响应于所述hold信号，为上述第二芯片生成与上述第一信号电平保持相反的第二信号，第二信号是生成的第一电平信号。具体的，可以由Bus hold电路来实现，Bus hold电路做成输出保持在发出hold信号之前I/O接口输出的相反电平上，也就是说，Bus hold电路在检测到hold信号时把检测到该hold信号前的时刻I/O接口输出的电平的值取反直接在I/O电源域输出，如果在检测到hold信号前的时刻当时输出的是0（即低电平），则为第二芯片生成第一高电平信号，如果在检测到hold信号前的时刻当时输出的是1（即高电平），就为第二芯片生成第一低电平信号。
303、通过上述I/O接口将上述第一电平信号发送给第二芯片，以使上述第二芯片进入无视状态，其中，当第二芯片进入无视状态时，第二芯片忽视第一芯片发送的控制信号和数据信号。
在本发明实施例中，步骤302中生成第一电平信号后，通过I/O接口发送给第二芯片，该第一电平信号能够使第二芯片处于无视状态，当第二芯片接收到第一芯片发送的第一电平信号后，第二芯片进入无视状态，当第二芯片进入无视状态时会忽视掉第一芯片发送的控制信号和数据信号。
需要说明的是，若上述Core电源域输出的电压高于或等于上述阈值电压，则可以判断出第一芯片的Core电源处于正常工作状态，本发明实施例提供的方法还可以包括如下步骤：
判断上述I/O电源域输出的电压是否处于不稳定工作状态；
若上述I/O电源域输出的电压处于不稳定工作状态，根据配置在上述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，第二电平信号用于使上述第二芯片在接收到上述第二电平信号后处于无视状态；
将生成的第二电平信号发送给上述第二芯片，以使上述第二芯片进入无视状态，其中，当第二芯片进入无视状态时，第二芯片忽视第一芯片发送的控制信号和数据信号。
在本发明的一些实施例中，第二电平信号为第二高电平信号和第二低电平信号的其中一个信号，根据配置在I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，包括：
如果I/O接口处配置有上拉电阻，则通过电阻控制电路向上拉电阻输出PUC信号，以通过上拉电阻得到第二高电平信号；
如果I/O接口处配置有下拉电阻，则通过电阻控制电路向下拉电阻输出PDC信号，以通过下拉电阻得到第二低电平信号。
其中，判断I/O电源域输出的电压处于不稳定工作状态指的是通过设置一个I/O阈值的方式来实现，即当I/O电源域输出的电压低于I/O阈值时表明I/O电源域处于不稳定工作状态，相反，当I/O电源域输出的电压高于或等于I/O阈值时表明I/O电源域处于稳定工作状态。
本发明实施例中，当第一芯片的I/O电源域输出的电压处于不稳定工作状态时，第一芯片处于亚稳态，会对第二芯片造成影响，本发明实施例中在第一芯片的I/O接口处集成上拉电阻和/或下拉电阻同样也可以解决这个技术问题，I/O接口处集成的上拉电阻和/或下拉电阻的阻值为千欧级的电阻，根据该上拉电阻和/或下拉电阻向第二芯片输出第二高电平信号或第二低电平信号，其中，第二电平信号用于使上述第二芯片在接收到上述第二电平信号后处于无视状态，故能够避免第一芯片的亚稳态对第二芯片的影响，其阻值的选择以能够驱动第二芯片为准，具体是多少不做特别限定。
在本发明的一些实施例中，若上述Core电源域输出的电压高于或等于上述阈值电压，且I/O电源域输出的电压处于稳定工作状态，则本发明实施例提供的方法还可以包括：
若通过core电源域输出下拉PD信号，根据PD信号触发电阻控制电路输出的PDC信号，由PDC信号控制下拉电阻处于不工作状态；
若通过core电源域输出上拉PU信号，根据PU信号触发电阻控制电路输出的PUC信号，由PUC信号控制上拉电阻处于不工作状态。
若第一芯片的I/O接口处配置有下拉电阻，通过core电源域输出下拉（PD，Pull-Down）信号；根据上述PD信号驱动通过电阻控制电路输出的PDC信号，由PDC信号控制下拉电阻处于不工作状态。可见，当Core电源域处于正常工作状态时，通过PD信号的无效使得下拉电阻的下拉功能失效，即下拉电阻不再工作，那就可以节省第一芯片的功耗。
在本发明的一些实施例中，若第一芯片的I/O接口处配置有上拉电阻，通过core电源域输出上拉（PU，Pull-Up）信号；根据PU信号驱动通过电阻控制电路输出的PUC信号，由PUC信号控制上拉电阻处于不工作状态。可见，当Core电源域处于正常工作状态时，通过PU信号的无效使得上拉电阻的上拉功能失效，即上拉电阻不再工作，那就可以节省第一芯片的功耗。
在现有技术中，以发送芯片为例，在单板上设置电阻会增加系统的功耗，在单板上设置的上拉电阻或者下拉电阻主要用于在发送芯片处于亚稳态的时候，向接收芯片的输入端提供正确的状态，但是当发送芯片一旦处于正常状态下，单板上设置的上拉电阻或者下拉电阻会存在没有必要的电流开销。而在本发明实施例中，为了解决这个问题，本发明实施例提供的方法还可以控制上拉电阻的上拉功能失效，和/或，控制下拉电阻的下拉功能失效。在本发明实施例中，为了降低电流的功耗，对在第一芯片上集成的上拉电阻和/或下拉电阻提供功能控制信号，当Core电源处于稳定工作状态且第一芯片的I/O电源域输出的电压处于正常工作状态时，使用控制信号控制上拉电阻和/或下拉电阻的功能无效，即上拉电阻和/或下拉电阻处于不工作状态，从而不会增加第一芯片的功耗。
由以上实施例可知，首先对Core电源域输出的电压值与预先设定的第一芯片的阈值电压进行判断，当Core电源域输出的电压低于阈值电压时，可以得出Core电源还未稳定，第一芯片处于异常，根据第一芯片对第二芯片的控制功能生成第一电平信号，其中，第一电平信号用于使第二芯片在接收到第一电平信号后处于无视状态，最后通过I/O接口将第一电平信号发送给第二芯片。本发明实施例在Core电源域输出的电压低于阈值电压时根据第一芯片对第二芯片的控制功能生成第一电平信号，第一芯片输出的该第一电平信号可以使第二芯片处于无视状态，当第二芯片接收到第一电平信号后，第二芯片进入无视状态，当第二芯片进入无视状态时会忽视掉第一芯片发送的控制信号和数据信号，从而可以避免第一芯片对第二芯片造成的误操作。
为了详细说明本发明提供的实施例，请参阅如图4所示的应用场景，以第一芯片的I/O接口为例进行说明，在图4中仅示出了在第一芯片的I/O接口上的实现方式，同样的，第二芯片也可以采用相同的布局方式，此处仅作说明。
在图4中，Core电源和I/O电源上都设置Core电源检测电路，Core电源检测电路和Bus hold电路连接，I/O电源上配置有上拉电阻，同时也配置有下拉电阻（在图4中以虚线来表示），Core电源域输出PU信号到上拉电阻，Core电源域输出PD信号到下拉电阻，Core电源域输出的HLC-Core信号输入到电平转换电路中，oen/oe为Core电源域的控制信号，第一芯片上配置有I/O接口。首先Core电源检测电路检测Core电源域的输出电压，判断该输出电压是否低于第一芯片的阈值电压，当该输出电压低于第一芯片的阈值电压时，发出hold信号，然后Bus hold电路启动，若第一芯片对第二芯片的控制功能为通过高电平信号控制第二芯片进入工作状态，根据配置的下拉电阻为第二芯片生成第一低电平信号，通过I/O接口将第一低电平信号发送给第二芯片。若第一芯片对第二芯片的控制功能为通过低电平信号控制第二芯片进入工作状态，根据配置的上拉电阻为第二芯片生成第一高电平信号，通过I/O接口将第一高电平信号发送给第二芯片。若在第一芯片的I/O接口配置了上拉电阻和下拉电阻；根据第一芯片对第二芯片的控制功能通过Core电源域输出HLC-Core信号；通过电平转换电路将HLC-Core信号进行电平转换，得到HLC信号，根据HLC信号由Bus hold电路为第二芯片生成第一电平信号，若HLC信号表示高电平则Bus hold电路输出第一高电平信号，若HLC信号表示低电平，则Bus hold电路输出第一低电平信号。
需要说明的是，在本发明实施例中，当Core电源域输出的电压低于阈值电压时，根据I/O接口上集成的上拉电阻和/或下拉电阻向第二芯片输出第一电平信号除了可以由Bushold电路来实现之外，还可以有其它的实现方式，例如，根据I/O接口上集成的上拉电阻和/或下拉电阻向第二芯片输出第一电平信号还可以由电阻控制电路来实现，电阻控制电路用于当Core电源处于未稳定状态时生成控制信号来控制I/O接口上集成的上拉电阻和/或下拉电阻，从而使得I/O接口上集成的上拉电阻和/或下拉电阻发挥功能，使I/O电源域输出第一电平信号，然后向第二芯片发送，电阻控制电路的功能是由电阻控制的值决定向第二芯片输出的第一电平信号。为了详细说明本发明提供的实施例，请参阅如图5所示的应用场景，以第一芯片的I/O接口为例进行说明，在图5中仅示出了在第一芯片的I/O接口上的实现方式，同样的，第二芯片也可以采用相同的布局方式，此处仅作说明。
在图5中，Core电源和I/O电源上都设置Core电源检测电路，Core电源检测电路和电阻控制电路连接，I/O电源上配置有上拉电阻，同时也配置有下拉电阻（在图5中以虚线来表示），Core电源域输出PU信号到电阻控制电路，电阻控制电路输出PUC信号到上拉电阻，Core电源域输出PD信号到电阻控制电路，电阻控制电路输出PDC信号到下拉电阻，oen/oe为Core电源域的控制信号，第一芯片上配置有I/O接口。首先Core电源检测电路检测Core电源域的输出电压，判断该输出电压是否低于第一芯片的阈值电压，当该输出电压低于第一芯片的阈值电压时，发出hold信号，然后电阻控制电路启动。若第一芯片对第二芯片的控制功能为通过高电平信号控制第二芯片进入工作状态，通过电阻控制电路输出PDC信号，PDC信号输出到配置的下拉电阻上，下拉电阻输出第一低电平信号。若第一芯片对第二芯片的控制功能为通过低电平信号控制第二芯片进入工作状态，通过电阻控制电路输出PUC信号，PUC信号输出到配置的上拉电阻上，上拉电阻输出第一高电平信号。若在第一芯片的I/O接口配置上拉电阻和下拉电阻，电阻控制电路产生的PUC信号和PDC信号由第一芯片内部提供的PU信号和PD信号决定，若第一芯片内部生成PU信号则触发电阻控制电路生成PUC信号，若第一芯片内部生成PD信号，则触发电阻控制电路生成PDC信号。根据I/O接口上集成电阻的不同，做出如下具体说明：
如果I/O接口上集成了上拉电阻和下拉电阻，由第一芯片对第二芯片的控制功能决定电阻控制电路生成PUC还是PDC，若生成PUC信号，生成第一高电平信号，若生成PDC信号，生成第一低电平信号；
如果I/O接口上只集成了上拉电阻，则电阻控制电路生成PUC，向第二芯片输出第一高电平信号；
如果I/O接口上只集成了下拉电阻，则电阻控制电路生成PDC，向第二芯片输出第一低电平信号。
在本发明提供的实施例中，首先对Core电源域输出的电压值与预先设定的第一芯片的阈值电压进行判断，当Core电源域输出的电压低于阈值电压时，可以得出Core电源还未稳定，第一芯片处于异常，根据第一芯片对第二芯片的控制功能生成第一电平信号可以由Bus hold电路或电阻控制电路来实现，其中，第一电平信号用于使第二芯片在接收到第一电平信号后处于无视状态，最后通过I/O接口将第一电平信号发送给第二芯片。本发明实施例在Core电源域输出的电压低于阈值电压时根据第一芯片对第二芯片的控制功能生成第一电平信号，第一芯片输出的该第一电平信号可以使第二芯片处于无视状态，当第二芯片接收到第一电平信号后，第二芯片进入无视状态，当第二芯片进入无视状态时会忽视掉第一芯片发送的控制信号和数据信号，从而可以避免第一芯片对第二芯片造成的误操作。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
以上实施例介绍了本发明提供的一种基于I/O接口的信号输出方法，接下来介绍本发明实施例提供的一种基于I/O接口的信号输出装置，该装置与前述实施例中描述的方法完全对应。在实际应用中，本发明实施例提供的基于I/O接口的信号输出装置具体可以内置于第一芯片内，通过软件或硬件集成的方式来实现基于I/O接口的信号输出。在本发明实施例中将介绍和上述方法实施例中介绍的方法相对应的装置，具体各单元的执行方法可参见上述方法实施例，在此仅描述相关单元的内容，具体说明如下。
如图6-a所示，本发明实施例提供的基于I/O接口的信号输出装置600，装置600应用于第一芯片中，第一芯片设有核心Core电源域，第一芯片与第二芯片通信连接，信号输出装置600包括：Core电源检测模块601、电平获取模块602、信号输出模块603，其中，
所述Core电源检测模块601，用于判断所述Core电源域输出的电压是否低于预设的第一芯片的阈值电压；
所述电平获取模块602，用于若所述Core电源域输出的电压低于所述阈值电压，根据所述第一芯片对第二芯片的控制功能生成第一电平信号，所述第一电平信号用于使所述第二芯片在接收到所述电平信号后处于无视状态；
所述信号输出模块603，用于从所述电平获取模块获取到所述第一电平信号，通过所述I/O接口将所述第一电平信号发送给第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
需要说明的是，在本发明的一些实施例中，所述电平获取模块602，具体用于通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号。
具体的，在本发明的另一些实施例中，作为其中一种可实现的方式是，如图6-b所示，电平获取模块602，可以包括：
第一上拉子模块6021，用于如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出上拉控制PUC信号，以通过所述上拉电阻得到第一高电平信号；
第一下拉子模块6022，用于如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出下拉控制PDC信号，以通过所述下拉电阻得到第一低电平信号。
在本发明的另一些实施例中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，作为其中另一种可实现的方式是，如图6-c所示，电平获取模块602，可以包括：
控制信号子模块6023，用于通过所述Core电源域生成与所述第一芯片对第二芯片的控制功能相应的高低控制核心HLC-Core信号；
电平转换子模块6024，用于将所述HLC-Core信号进行电平转换，得到高低控制HLC信号；
总线保持子模块6025，用于根据所述HLC信号由总线保持Bus hold电路生成第一电平信号，其中，若所述HLC信号表示高电平，则由所述Bus hold电路输出第一高电平信号，若所述HLC信号表示低电平，则由所述Bus hold电路输出第一低电平信号。
在本发明的另一些实施例中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，作为其中另一种可实现的方式是，如图6-d所示，电平获取模块602，可以包括：
PUC生成子模块6026，用于根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PUC信号，将所述PUC信号输出到所述上拉电阻上，由所述上拉电阻输出第一高电平信号；
PDC生成子模块6027，用于根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PDC信号，将所述PDC信号输出到所述下拉电阻上，由所述下拉电阻输出第一低电平信号。
需要说明的是，对于本发明实施例提供的基于I/O接口的信号输出装置600，若所述Core电源域输出的电压大于或等于所述阈值电压，作为其中一种可实现的方式是，如图6-e所示，信号输出装置600还包括：I/O电源检测模块604，其中，
I/O电源检测模块604，用于判断所述I/O电源域输出的电压是否处于不稳定工作状态；
所述电平获取模块602，还用于若所述I/O电源域输出的电压处于不稳定工作状态，根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，所述第二电平信号用于使所述第二芯片在接收到所述第二电平信号后处于无视状态；
所述信号输出模块603，还用于将生成的第二电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
在本发明的另一些实施例中，作为其中另一种可实现的方式是，如图6-f所示，电平获取模块602，可以包括：
第二上拉子模块6028，用于如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出PUC信号，以通过所述上拉电阻得到第二高电平信号；
第二下拉子模块6029，用于如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出PDC信号，以通过所述下拉电阻得到第二低电平信号。
需要说明的是，对于如图6-e所示的信号输出装置600，对于本发明实施例提供的基于I/O接口的信号输出装置600，若所述I/O电源域输出的电压处于稳定工作状态，作为其中一种可实现的方式是，如图6-g所示，信号输出装置600除了包括I/O电源检测模块604之外，还包括：
PD生成模块605，用于若通过所述core电源域输出下拉PD信号，根据所述PD信号触发电阻控制电路输出的PDC信号，由所述PDC信号控制所述下拉电阻处于不工作状态；
PU生成模块606，用于若通过所述core电源域输出上拉PU信号，根据所述PU信号触发电阻控制电路输出的PUC信号，由所述PUC信号控制所述上拉电阻处于不工作状态。
在本发明的另一些实施例中，作为其中另一种可实现的方式是，如图6-h所示，电平获取模块602，可以包括：
hold子模块60210，用于发出保持hold信号；
第一信号获取子模块60211，用于获取在发出所述hold信号之前所述I/O接口输出的第一信号；
第二信号获取子模块60212，用于为所述第二芯片生成与所述第一信号电平保持相反的第二信号，所述第二信号是生成的所述第一电平信号。
在本发明实施例中，首先Core电源检测模块对Core电源域输出的电压值与预先设定的第一芯片的阈值电压进行判断，当Core电源域输出的电压低于阈值电压时，可以得出Core电源还未稳定，第一芯片处于异常，电平获取模块根据第一芯片对第二芯片的控制功能生成第一电平信号，其中，第一电平信号用于使第二芯片在接收到第一电平信号后处于无视状态，最后信号输出模块通过I/O接口将第一电平信号发送给第二芯片。本发明实施例在Core电源域输出的电压低于阈值电压时根据第一芯片对第二芯片的控制功能生成第一电平信号，第一芯片输出的该第一电平信号可以使第二芯片处于无视状态，当第二芯片处于无视状态时会忽视掉第一芯片发送的控制信号和数据信号，从而可以避免第一芯片对第二芯片造成的误操作。
在一种可能的实现中，本发明实施例中所涉及的信号输出装置及其中的各单元或模块可以用集成电路工艺实现。例如该信号输出装置可以整体集成在第一芯片中，并作为第一芯片的一部分。当然，信号输出装置中的部分单元或模块可以通过分离器件的形式耦合在第一芯片中，本实施例对此不作限定。
接下来介绍本发明实施例提供的另一种基于I/O接口的信号输出装置，I/O接口设于第一芯片中，第一芯片设有核心Core电源域，第一芯片与第二芯片通信连接。请参阅图7所示，基于I/O接口的信号输出装置700包括：
输入装置701、输出装置702、处理器703和存储器704(其中信号输出装置700中的处理器703的数量可以一个或多个，图7中以一个处理器为例)。在本发明的一些实施例中，输入装置701、输出装置702、处理器703和存储器704可通过总线或其它方式连接，用于存储处理器703所需的指令和数据中的至少一项。其中，图7中以通过总线连接为例。在一种可能的实现中，所述信号输出装置700可以集成在第一芯片中。
其中，输入装置701用于将核心Core电源域输出的电压输入到处理器703中；
处理器703，用于执行如下步骤：判断所述Core电源域输出的电压是否低于预设的第一芯片的阈值电压；若所述Core电源域输出的电压低于所述阈值电压，根据所述第一芯片对第二芯片的控制功能生成第一电平信号，所述第一电平信号用于使所述第二芯片在接收到所述第一电平信号后处于无视状态；通过所述I/O接口将所述第一电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
输出装置702，用于通过所述I/O接口将第一电平信号输出给第二芯片。
在本发明的一些实施例中，处理器703具体可以用于执行以下步骤：通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号。
在本发明的一些实施例中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，处理器703具体可以用于执行以下步骤：如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出上拉控制PUC信号，以通过所述上拉电阻得到第一高电平信号；
如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出下拉控制PDC信号，以通过所述下拉电阻得到第一低电平信号。
在本发明的一些实施例中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，处理器703具体可以用于执行以下步骤：通过所述Core电源域生成与所述第一芯片对第二芯片的控制功能相应的高低控制核心HLC-Core信号；
将所述HLC-Core信号进行电平转换，得到高低控制HLC信号；
根据所述HLC信号由总线保持Bus hold电路生成第一电平信号，其中，若所述HLC信号表示高电平，则由所述Bus hold电路输出第一高电平信号，若所述HLC信号表示低电平，则由所述Bus hold电路输出第一低电平信号。
在本发明的一些实施例中，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，处理器703具体用于执行以下步骤：根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PUC信号，将所述PUC信号输出到所述上拉电阻上，由所述上拉电阻输出第一高电平信号；
根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PDC信号，将所述PDC信号输出到所述下拉电阻上，由所述下拉电阻输出第一低电平信号。
在本发明的一些实施例中，若所述Core电源域输出的电压高于或等于所述阈值电压，处理器703还用于执行以下步骤：判断所述I/O电源域输出的电压是否处于不稳定工作状态；
若所述I/O电源域输出的电压处于不稳定工作状态，根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，所述第二电平信号用于使所述第二芯片在接收到所述第二电平信号后处于无视状态；
将生成的第二电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
在本发明的一些实施例中，所述第二电平信号为第二高电平信号和第二低电平信号的其中一个信号，处理器703具体用于执行以下步骤：如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出PUC信号，以通过所述上拉电阻得到第二高电平信号；
如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出PDC信号，以通过所述下拉电阻得到第二低电平信号。
在本发明的一些实施例中，若所述I/O电源域输出的电压处于稳定工作状态，处理器703还用于执行以下步骤：若通过所述core电源域输出下拉PD信号，根据所述PD信号触发电阻控制电路输出的PDC信号，由所述PDC信号控制所述下拉电阻处于不工作状态；若通过所述core电源域输出上拉PU信号，根据所述PU信号触发电阻控制电路输出的PUC信号，由所述PUC信号控制所述上拉电阻处于不工作状态。
在本发明的一些实施例中，处理器703具体用于执行以下步骤：发出保持hold信号；
获取在发出所述hold信号之前所述I/O接口输出的第一信号；
为所述第二芯片生成与所述第一信号电平保持相反的第二信号，所述第二信号是生成的所述第一电平信号。
综上，首先对Core电源域输出的电压值与预先设定的第一芯片的阈值电压进行判断，当Core电源域输出的电压低于阈值电压时，可以得出Core电源还未稳定，第一芯片处于异常，根据第一芯片对第二芯片的控制功能生成第一电平信号，其中，第一电平信号用于使第二芯片在接收到第一电平信号后处于无视状态，最后通过I/O接口将第一电平信号发送给第二芯片。本发明实施例在Core电源域输出的电压低于阈值电压时根据第一芯片对第二芯片的控制功能生成第一电平信号，第一芯片输出的该第一电平信号可以使第二芯片处于无视状态，当第二芯片接收到第一电平信号后，第二芯片进入无视状态，当第二芯片进入无视状态时会忽视掉第一芯片发送的控制信号和数据信号，从而可以避免第一芯片对第二芯片造成的误操作。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上对本发明所提供的一种基于I/O接口的信号输出方法和装置进行了详细介绍，对于本领域的一般技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (18)

1.一种基于输入/输出I/O接口的信号输出方法，其特征在于，所述I/O接口设于第一芯片中，在所述第一芯片的I/O接口处集成上拉电阻和/或下拉电阻，所述第一芯片设有核心Core电源域，所述第一芯片与第二芯片通信连接，所述第一芯片和所述第二芯片都设置在一个单板上，所述信号输出方法包括：
判断所述Core电源域输出的电压是否低于预设的第一芯片的阈值电压；
若所述Core电源域输出的电压低于所述阈值电压，根据所述第一芯片对第二芯片的控制功能生成第一电平信号，所述第一电平信号用于使所述第二芯片在接收到所述第一电平信号后处于无视状态；
通过所述I/O接口将所述第一电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
2.根据权利要求1所述的方法，其特征在于，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号。
3.根据权利要求2所述的方法，其特征在于，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，所述通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号，包括：
如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出上拉控制PUC信号，以通过所述上拉电阻得到第一高电平信号；
如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出下拉控制PDC信号，以通过所述下拉电阻得到第一低电平信号。
4.根据权利要求1所述的方法，其特征在于，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
通过所述Core电源域生成与所述第一芯片对第二芯片的控制功能相应的高低控制核心HLC-Core信号；
将所述HLC-Core信号进行电平转换，得到高低控制HLC信号；
根据所述HLC信号由总线保持Bus hold电路生成第一电平信号，其中，若所述HLC信号表示高电平，则由所述Bus hold电路输出第一高电平信号，若所述HLC信号表示低电平，则由所述Bus hold电路输出第一低电平信号。
5.根据权利要求1所述的方法，其特征在于，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PUC信号，将所述PUC信号输出到所述上拉电阻上，由所述上拉电阻输出第一高电平信号；
根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PDC信号，将所述PDC信号输出到所述下拉电阻上，由所述下拉电阻输出第一低电平信号。
6.根据权利要求1所述的方法，其特征在于，所述根据所述第一芯片对第二芯片的控制功能生成第一电平信号，包括：
发出保持hold信号；
获取在发出所述hold信号之前所述I/O接口输出的第一信号；
响应于所述hold信号，为所述第二芯片生成与所述第一信号电平保持相反的第二信号，所述第二信号是生成的所述第一电平信号。
7.根据权利要求1至6中任一项所述的方法，其特征在于，若所述Core电源域输出的电压高于或等于所述阈值电压，所述信号输出方法还包括：
判断I/O电源域输出的电压是否处于不稳定工作状态；
若所述I/O电源域输出的电压处于不稳定工作状态，根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，所述第二电平信号用于使所述第二芯片在接收到所述第二电平信号后处于无视状态；
将生成的第二电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
8.根据权利要求7所述的方法，其特征在于，所述第二电平信号为第二高电平信号和第二低电平信号的其中一个信号，所述根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，包括：
如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出PUC信号，以通过所述上拉电阻得到第二高电平信号；
如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出PDC信号，以通过所述下拉电阻得到第二低电平信号。
9.根据权利要求7所述的方法，其特征在于，若所述I/O电源域输出的电压处于稳定工作状态，所述信号输出方法还包括：
若通过所述Core 电源域输出下拉PD信号，根据所述PD信号触发电阻控制电路输出的PDC信号，由所述PDC信号控制所述下拉电阻处于不工作状态；
若通过所述Core 电源域输出上拉PU信号，根据所述PU信号触发电阻控制电路输出的PUC信号，由所述PUC信号控制所述上拉电阻处于不工作状态。
10.一种基于输入/输出I/O接口的信号输出装置，其特征在于，所述I/O接口设于第一芯片中，在所述第一芯片的I/O接口处集成上拉电阻和/或下拉电阻，所述第一芯片设有核心Core电源域，所述第一芯片与第二芯片通信连接，所述第一芯片和所述第二芯片都设置在一个单板上，所述信号输出装置包括：Core电源检测模块、电平获取模块、信号输出模块，其中，
所述Core电源检测模块，用于判断所述Core电源域输出的电压是否低于预设的第一芯片的阈值电压；
所述电平获取模块，用于若所述Core电源域输出的电压低于所述阈值电压，根据所述第一芯片对第二芯片的控制功能生成第一电平信号，所述第一电平信号用于使所述第二芯片在接收到所述第一电平信号后处于无视状态；
所述信号输出模块，用于从所述电平获取模块获取到所述第一电平信号，通过所述I/O接口将所述第一电平信号发送给第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，所述第二芯片忽视所述第一芯片发送的控制信号和数据信号。
11.根据权利要求10所述的装置，其特征在于，所述电平获取模块，具体用于通过配置在所述I/O接口处的上拉电阻或下拉电阻，生成所述第一电平信号。
12.根据权利要求11所述的装置，其特征在于，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，所述电平获取模块，包括：
第一上拉子模块，用于如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出上拉控制PUC信号，以通过所述上拉电阻得到第一高电平信号；
第一下拉子模块，用于如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出下拉控制PDC信号，以通过所述下拉电阻得到第一低电平信号。
13.根据权利要求10所述的装置，其特征在于，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述电平获取模块，包括：
控制信号子模块，用于通过所述Core电源域生成与所述第一芯片对第二芯片的控制功能相应的高低控制核心HLC-Core信号；
电平转换子模块，用于将所述HLC-Core信号进行电平转换，得到高低控制HLC信号；
总线保持子模块，用于根据所述HLC信号由总线保持Bus hold电路生成第一电平信号，其中，若所述HLC信号表示高电平，则由所述Bus hold电路输出第一高电平信号，若所述HLC信号表示低电平，则由所述Bus hold电路输出第一低电平信号。
14.根据权利要求10所述的装置，其特征在于，所述第一电平信号为第一高电平信号和第一低电平信号的其中一个信号，若所述第一芯片的I/O接口处配置有上拉电阻和下拉电阻，所述电平获取模块，包括：
PUC生成子模块，用于根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PUC信号，将所述PUC信号输出到所述上拉电阻上，由所述上拉电阻输出第一高电平信号；
PDC生成子模块，用于根据所述第一芯片对第二芯片的控制功能，若通过电阻控制电路生成PDC信号，将所述PDC信号输出到所述下拉电阻上，由所述下拉电阻输出第一低电平信号。
15.根据权利要求10所述的装置，其特征在于，所述电平获取模块，包括：
hold子模块，用于发出保持hold信号；
第一信号获取子模块，用于获取在发出所述hold信号之前所述I/O接口输出的第一信号；
第二信号获取子模块，用于响应于所述hold信号，为所述第二芯片生成与所述第一信号电平保持相反的第二信号，所述第二信号是生成的所述第一电平信号。
16.根据权利要求10至15中任一项所述的装置，其特征在于，若所述Core电源域输出的电压大于或等于所述阈值电压，所述信号输出装置还包括：
I/O电源检测模块，用于判断I/O电源域输出的电压是否处于不稳定工作状态；
所述电平获取模块，还用于若所述I/O电源域输出的电压处于不稳定工作状态，根据配置在所述I/O接口处的上拉电阻和/或下拉电阻生成第二电平信号，所述第二电平信号用于使所述第二芯片在接收到所述第二电平信号后处于无视状态；
所述信号输出模块，还用于将生成的第二电平信号发送给所述第二芯片，以使所述第二芯片进入无视状态，其中，当所述第二芯片进入无视状态时，第二芯片忽视所述第一芯片发送的控制信号和数据信号。
17.根据权利要求16所述的装置，其特征在于，所述电平获取模块，包括：
第二上拉子模块，用于如果所述I/O接口处配置有上拉电阻，则通过电阻控制电路向所述上拉电阻输出PUC信号，以通过所述上拉电阻得到第二高电平信号；
第二下拉子模块，用于如果所述I/O接口处配置有下拉电阻，则通过电阻控制电路向所述下拉电阻输出PDC信号，以通过所述下拉电阻得到第二低电平信号。
18.根据权利要求16所述的装置，其特征在于，若所述I/O电源域输出的电压处于稳定工作状态，所述信号输出装置还包括：
PD生成模块，用于若通过所述Core 电源域输出下拉PD信号，根据所述PD信号触发电阻控制电路输出的PDC信号，由所述PDC信号控制所述下拉电阻处于不工作状态；
PU生成模块，用于若通过所述Core 电源域输出上拉PU信号，根据所述PU信号触发电阻控制电路输出的PUC信号，由所述PUC信号控制所述上拉电阻处于不工作状态。
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