CN103475612A - 一种高速并行oqpsk解调时钟的恢复系统 - Google Patents

Abstract

一种高速并行OQPSK解调时钟的恢复系统，包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块。并行延迟模块对匹配滤波输出的4AR路基带数据中的4AR路并行Q路数据延迟T/2后形成新的4AR路并行Q′路数据，与原4AR路并行I路数据一起送入并行插值计算模块，得到差值后的4AR路数据送入并行时钟误差提取模块得到并行时钟误差ε_T，同时将差值后的并行数据进行时钟锁定指示计算、累加积分得到门限值，将ε_T经过并行低通滤波后送给并行插值系数产生模块，产生新的4AR路插值系数反馈给并行插值计算模块。当门限达到稳定值、时钟环路锁定后，并行插值计算模块输出数据最大值，实现时钟恢复。

Description

一种高速并行OQPSK解调时钟的恢复系统

技术领域

本发明属于通信领域，涉及一种高速数字解调器。

背景技术

QPSK调制方式在实际系统中得到大量应用，但由于其存在180°相移，经限带处理后，可能会出现零包络现象。这种现象在非线性带限信道中尤其需要避免。虽然包络的起伏经非线性放大器后，可以减弱或消除，但同时却会使频谱扩展，其旁瓣会对邻近信道的信号形成干扰，发送时的带限滤波将完全失去作用。因此，实际工作中通常对QPSK信号进行一定的处理以避免上述问题。偏移四相相移键控OQPSK即是其中较好的一种方案。正交调制时，OQPSK将正交路基带信号相对于同相路基带信号延时一个信息间隔，即符号间隔T的一半，此举减小了包络起伏，使得滤波后信号包络的最大值与最小值之比仅约为

，抑制了功率谱旁瓣的恢复。目前OQPSK已成为高码率遥感卫星通信系统中常用的一种调制方法。

Gardner时钟同步算法、I/Q-GAD法、相位与时钟联合估计算法，是三种针对OQPSK调制信号提出的时钟恢复方法。如图1所示，Gardner算法其计算误差的表达式如式1所示：

$e\left(k\right)=-I(k-\frac{1}{2})[I\left(k\right)-I(k-1)]-Q(k-\frac{1}{2})[Q\left(k\right)-Q(k-1)]$

Gardner算法只需要前后最大点和中间点，实现容易，结构简单。传统的Gardner时钟同步环常用于QPSK调制信号的时钟相位同步，具有较好的同步性能。但是，OQPSK调制信号的Q路信号相对于I路信号平移了半个码元，这导致将Gardner时钟同步环直接应用于OQPSK调制信号时效果很差。I/Q-GAD环虽然针对OQPSK调制方式作了改进，具有较好的锁定性能，但是，I/Q-GAD时钟同步环存在较大的自噪声问题。而且，在信噪比较低的情况下，I/Q-GAD时钟同步环的性能下降很快，同步捕获时间很长，同步误差较大，解调性能差。如图2所示，其算法表达式如下：

$\mathrm{\θ}=\frac{1}{4}[\arg \left(X\right)+\arg \left(Y\right)]+m_{\mathrm{\θ}}\frac{\mathrm{\π}}{4},\widehat{\mathrm{\τ}}=\frac{T}{4\mathrm{\π}}[-\arg \left(X\right)+\arg \left(Y\right)]+m_{\mathrm{\θ}}\frac{T}{4}$

其中X、Y的表达式如下：

$X=\underset{k=\mathrm{ND}}{\overset{N(L_0+D)-1}{\mathrm{\Σ}}}x\left[(k-\mathrm{ND})T_s\right]e^{-\mathrm{j\π}(k-\mathrm{ND})/N}.u\left[(k-\mathrm{ND})T_s\right]$

$Y=\underset{k=\mathrm{ND}}{\overset{N(L_0+D)-1}{\mathrm{\Σ}}}x\left[(k-\mathrm{ND})T_s\right]e^{\mathrm{j\π}(k-\mathrm{ND})/N}.v\left[(k-\mathrm{ND})T_s\right]$

相位与时钟联合估计算法具有较好的性能，但存在估计精度与频率偏差捕获范围之间的矛盾，同时由于并行路数多，其实现结构相当复杂，计算量特别大，占用资源特别多，在高速实现时特别复杂。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种锁定快，实现结构简单，恢复时钟抖动小的高速并行OQPSK时钟恢复系统。

本发明的技术解决方案是：一种高速并行OQPSK解调时钟的恢复系统，包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块，其中：

并行延迟模块：将经过匹配滤波输出的4AR路基带数据中包含的4AR路并行Q路数据延迟T/2后形成新的4AR路并行Q′路数据，将未作处理的4AR路并行I路数据，以及经过延迟处理后的4AR路并行Q′路数据一同送至并行插值计算模块；其中T为数据采样周期，4A为单个周期的采样点数，A、R为正整数；

并行插值计算模块：对并行延迟模块输出的I路数据和Q路数据分别进行插值计算，对于每一路数据，将当前时刻采样点及其之前的三个采样点共计四个采样点数据组成第一组，将当前时刻采样点及其之后的三个采样点共计四个采样点数据组成第二组，每一组同时进行两个并列的Farrow结构插值，两组共四个并行Farrow结构每次得到四个点的插值结果并同时送至并行时钟误差提取模块和并行门限计算模块；

并行时钟误差提取模块：对经过插值计算后输出的4AR路并行I路数据和4AR路并行Q路数据的每一路，按照以下公式计算并行时钟误差ε_T， $\begin{array}{c}{\mathrm{\ϵ}}_T=[Y_i(m-\frac{1}{4})+Y_i(m-\frac{2}{4})+Y_i(m-\frac{3}{4})-Y_i(m+\frac{1}{4})-Y_i(m+\frac{2}{4})-Y_i(m+\frac{3}{4})]*\\ \{Y_i\left(m\right)-\mathrm{\β}[Y_i(m-\frac{1}{4})+Y_i(m-\frac{2}{4})+Y_i(m-\frac{3}{4})+Y_i(m+\frac{1}{4})+Y_i(m+\frac{2}{4})+Y_i(m+\frac{3}{4})\left]\right\}\end{array},$ 其中Y_i(m)为第i路的当前时刻数据，之前第一个采样点

之前第二个采样点

之前第三个采样点

之后第一个采样点

之后第二个采样点

之后第三个采样点β的取值范围为0～1之间，将同一时刻的I路数据和Q路数据的时钟误差进行平均并取每一个采样周期的第一个采样点的时钟误差，总共得到R个并行时钟误差并送至并行环路滤波模块；

并行门限计算模块：对经过插值计算后输出的4AR路并行I路数据和4AR路并行Q路数据的每一路，采用时钟锁定指示法计算锁定值并与预先设定的锁定门限进行比较，判断环路是否锁定；同时对并行时钟误差进行加权积分，根据积分值判断当前计算的锁定门限是否有假锁；如果没有假锁则将并行插值计算模块的输出信号作为恢复后的最终基带信号并输出；如果发现假锁，将时钟误差结果送至并行插值系数产生模块，并将并行插值计算模块所用的插值系数清零；

并行插值系数产生模块：根据并行插值系数计算公式，计算得到新的Farrow结构插值系数并送至并行插值计算模块用于新的插值计算；

$\stackrel{\→}{u}=\left(\begin{array}{c}{u}_1\\ u_2\\ u_3\\ u_4\end{array}\right),\begin{array}{c}{u}_1\left(k\right)=u_{\mathrm{\Δ}}(k-1)+4*W\left(k\right)\\ u_2\left(k\right)=u_{\mathrm{\Δ}}(k-1)+3*W\left(k\right)\\ u_3\left(k\right)=u_{\mathrm{\Δ}}(k-1)+2*W\left(k\right)\\ u_4\left(k\right)=u_{\mathrm{\Δ}}(k-1)+1*W\left(k\right)\end{array}$

其中W(k)为第k时刻时钟误差，u_Δ(k-1)为k时刻前的时钟误差，每输入R路时钟误差，产生4AR路插值系数，并同时送给I路数据和Q路数据进行插值计算。

本发明与现有技术相比的优点在于：

（1）本发明系统采用并行的时钟恢复方法，利用Q路相对I路延迟数据码元，进行时钟误差计算，恢复时钟抖动小，具有实现结构简单，特别适合高速并行解调结构；

（2）I/Q-Gardner算法，是针对OQPSK信号提出的，但该算法存在很强的自噪声，存在低信噪比时锁定时间长、不容易锁定等问题。本发明利用误差后的信号进行门限判断，再根据门限进行调整环路滤波器系数和环路增益，具有锁定快、锁定性能好、实现结构简单等优点；

（3）本发明系统利用延迟的方式将I、Q两路数据对齐，插值系数对齐，并行插值后的数据不存在飞点，解调性能好；

（4）通过在环路中设定锁定门限，消除了误锁定和假锁定的动作。

附图说明

图1为Garden或I/Q-GAD算法实现结构图；

图2为相位与时钟联合估计算法结构图；

图3为本发明系统的结构图；

图4为本发明并行插值计算模块结构；

图5为Farrow滤波结构示意图；

图6为采用Garden或I/Q-GAD时钟恢复环后的正弦波输入的数据图；

图7为采用本发明时钟恢复装置的正弦波输入的数据图；

图8为采用Garden或I/Q-GAD时钟环路的插值系数u的曲线图；

图9为采用本发明时钟恢复装置的插值系数u的曲线图；

图10为采用Garden或I/Q-GAD时钟环路的星座图；

图11为采用本发明时钟恢复装置的星座图。

具体实施方式

对于解调高速的OQPSK信号，受限于器件内部的处理时钟，需采用并行时钟恢复的方法。在器件的最高频率不变的情况下，将单路数据进行N路并行处理，那么解调码率可以提高N倍，当然并行结构相对于单路所需要的资源也相应的以N倍数提升，故这实际上是一种以资源换取速度的策略。

下面通过高速并行数字接收机的原理框图来介绍本发明并行时钟恢复系统的结构。如图3所示，中频OQPSK调制信号用相干解调的方法进行解调接收处理。首先将高速OQPSK调制信号变换到中频上，进行中频采样，例如采用四倍于符号速率的采样频率，经分路器分配形成多路信号，实现并行多路处理。经过数字下变频后的I、Q两路信号分别进入并行匹配滤波器，将匹配滤波后的基带数据Q路相对于I路延迟输入给并行插值计算模块，并行插值计算后的并行数据送入并行时钟误差提取模块，生成时钟误差信号ε_T，同时将插值后的并行数据送入门限计算单元，根据门限计算单元的结果去控制时钟误差计算单元的环路滤波器和环路增益，当环路处于捕获状态时，进行快速捕获，锁定后进行平稳跟踪，就使采样的时钟采在最大点上，即实现了时钟恢复。

本发明时钟环路包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块。所有运算采用有符号运算模式。以四路并行为例进行说明，实际应用中一般路数有增加的话，需要设置为4的倍数。

（一）并行延迟模块

对于经过匹配滤波器输出的基带数据，I路并行四路，Q路并行四路，采样率四倍。将Q路数据延迟T/2，即取第i路Q路（i=1，2，3，4）的一个周期当前时刻数据y_i(m)，之前第一个采样点

之前第二个采样点

之前第三个采样点 $y_i(m-\frac{3}{4}),$ 延迟T/2后得到 $y_i(m-\frac{2}{4}),y_i(m-\frac{3}{4}),y_i(m-\frac{4}{4}),$

形成新的Q′四路，将Q′与当前的I路x_i(m)、四路一起输出。

（二）并行插值计算模块

对于并行延迟输出的基带数据，送入并行插值模块进行插值计算。并行插值计算模块结构如图4所示，按照传统的串行插值结构，每输入一个插值系数，对应当前四个点进行插值计算，输出一个插值结果。对于并行同时输入四个插值系数时，应对应16个点。以I路的处理为例进行说明（图中字母标注为x），Q路的处理方式相同。如μ₁对应当前四个点x₁、x₂、x₃、x₄，那么u₂对应x₂、x₃、x₄、x₅，那么u₃对应x₃、x₄、x₅、x₆，那么u₄对应x₄、x₅、x₆、x₇，插值计算采用Farrow结构，其具体实现框图如图5所示。在实现时，为了顺序同时得到四个插值计算结果，需要将当前时刻及其之前的三个采样点按顺序排列，同时输入四个Farrow结构，同时得到四个输出结果。图中μ为Farrow滤波系数。

（三）并行时钟误差提取模块

对于经过插值计算后输出的基带数据，I路并行四路，Q路并行四路，采样率四倍。取Q路数据中的第i路的当前时刻数据Y_i(m)，之前第一个采样点之前第二个采样点之前第三个采样点

之后第一个采样点

之后第二个采样点

之后第三个采样点

按照以下公式进行计算，

$\begin{array}{c}{\mathrm{\ϵ}}_T=[Y_i(m-\frac{1}{4})+Y_i(m-\frac{2}{4})+Y_i(m-\frac{3}{4})-Y_i(m+\frac{1}{4})-Y_i(m+\frac{2}{4})-Y_i(m+\frac{3}{4})]*\\ \{Y_i\left(m\right)-\mathrm{\β}[Y_i(m-\frac{1}{4})+Y_i(m-\frac{2}{4})+Y_i(m-\frac{3}{4})+Y_i(m+\frac{1}{4})+Y_i(m+\frac{2}{4})+Y_i(m+\frac{3}{4})\left]\right\}\end{array},$

其中β的取值范围为0～1之间。I路与Q路的时钟误差提取计算方法相同，将I、Q路当前时刻的时钟误差进行加权平均，并取每一个采样周期的第一个采样点的时钟误差（也即每个采样周期只选取一个时钟误差参与后面的计算）。

（四）并行门限计算模块

并行插值计算后的并行I、Q数据同时送入并行门限计算模块，并行门限计算模块对输入的并行I、Q数据首先采用时钟锁定指示算法（见digitalcommunication receivers-synchronization，channel estimation and signalprocessing）进行计算锁定值，再与锁定门限进行比较，判断环路是否锁定。同时并行时钟误差计算模块输出的时钟误差送入并行门限计算模块，并行门限计算模块对时钟误差进行加权积分，根据积分值来判断当前计算的锁定门限是否有假锁，如果发现假锁，重新对环路参数和增益进行设置，保证环路工作在最佳状态。

（五）并行插值系数产生模块

当并行门限计算模块指示需要重新对环路参数和增益进行设置时，则根据并行时钟误差提取的结果，环路滤波后，输出给并行插值系数产生模块，并行插值系数计算公式如下：

$\stackrel{\→}{u}=\left(\begin{array}{c}{u}_1\\ u_2\\ u_3\\ u_4\end{array}\right),\begin{array}{c}{u}_1\left(k\right)=u_{\mathrm{\Δ}}(k-1)+4*W\left(k\right)\\ u_2\left(k\right)=u_{\mathrm{\Δ}}(k-1)+3*W\left(k\right)\\ u_3\left(k\right)=u_{\mathrm{\Δ}}(k-1)+2*W\left(k\right)\\ u_4\left(k\right)=u_{\mathrm{\Δ}}(k-1)+1*W\left(k\right)\end{array}$

W(k)为第k时刻时钟误差，u_Δ(k-1)为k时刻前的时钟误差。由于前段已经将I、Q路数据对齐，I、Q路插值系数相同，以此保证在捕获状态能快速捕获，在锁定状态能稳定锁定，输出采样点最佳。

硬件电路调试时，利用Xilinx ChipScope Pro Analyzer11软件对FPGA器件运行中特定的信号进行观测，图6为信号源发送正弦波信号，利用Garden或I/Q-GAD进行时钟恢复后的波形图，图7为利用本发明的时钟环路恢复后信号波形图，从图6和图7可以看出，Garden或I/Q-GAD恢复后的数据波动大，而且存在飞点，而用改进后的时钟环路恢复后的数据一致性好，波动小，不存在飞点。

用任意波形发生器产生码率450Mbps，中频675MHz的OQPSK调制信号送给解调器，利用ChipScope对并行产生误差系数u和星座图进行测试，图8为Garden或I/Q-GAD进行时钟恢复后的误差系数u，图9为改进后的时钟恢复环路进行时钟恢复后的误差系数u，从图8和图9可以看出，改进后的时钟环路产生的误差系数抖动小。图10为Garden或I/Q-GAD进行时钟恢复后的星座图，图11为改进后的时钟恢复环路进行时钟恢复后的星座图，从图10和图11可以看出，改进后的星座图好，没有飞点，解调性能好。

可见，经过与高速OQPSK调制器的联试，验证了本发明的正确性，实现了OQPSK的并行时钟恢复，且电路设计稳定可靠。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (1)

1.一种高速并行OQPSK解调时钟的恢复系统，其特征在于：包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块，其中：

并行延迟模块：将经过匹配滤波输出的4AR路基带数据中包含的4AR路并行Q路数据延迟T/2后形成新的4AR路并行Q′路数据，将未作处理的4AR路并行I路数据，以及经过延迟处理后的4AR路并行Q′路数据一同送至并行插值计算模块；其中T为数据采样周期，4A为单个周期的采样点数，A、R为正整数；

并行插值计算模块：对并行延迟模块输出的I路数据和Q路数据分别进行插值计算，对于每一路数据，将当前时刻采样点及其之前的三个采样点共计四个采样点数据组成第一组，将当前时刻采样点及其之后的三个采样点共计四个采样点数据组成第二组，每一组同时进行两个并列的Farrow结构插值，两组共四个并行Farrow结构每次得到四个点的插值结果并同时送至并行时钟误差提取模块和并行门限计算模块；

并行时钟误差提取模块：对经过插值计算后输出的4AR路并行I路数据和4AR路并行Q路数据的每一路，按照以下公式计算并行时钟误差ε_T， $\begin{array}{c}{\mathrm{\ϵ}}_T=[Y_i(m-\frac{1}{4})+Y_i(m-\frac{2}{4})+Y_i(m-\frac{3}{4})-Y_i(m+\frac{1}{4})-Y_i(m+\frac{2}{4})-Y_i(m+\frac{3}{4})]*\\ \{Y_i\left(m\right)-\mathrm{\β}[Y_i(m-\frac{1}{4})+Y_i(m-\frac{2}{4})+Y_i(m-\frac{3}{4})+Y_i(m+\frac{1}{4})+Y_i(m+\frac{2}{4})+Y_i(m+\frac{3}{4})\left]\right\}\end{array},$ 其中Y_i(m)为第i路的当前时刻数据，之前第一个采样点

之前第二个采样点

之前第三个采样点

之后第一个采样点

之后第二个采样点

之后第三个采样点

β的取值范围为0～1之间，将同一时刻的I路数据和Q路数据的时钟误差进行平均并取每一个采样周期的第一个采样点的时钟误差，总共得到R个并行时钟误差并送至并行环路滤波模块；

并行门限计算模块：对经过插值计算后输出的4AR路并行I路数据和4AR路并行Q路数据的每一路，采用时钟锁定指示法计算锁定值并与预先设定的锁定门限进行比较，判断环路是否锁定；同时对并行时钟误差进行加权积分，根据积分值判断当前计算的锁定门限是否有假锁；如果没有假锁则将并行插值计算模块的输出信号作为恢复后的最终基带信号并输出；如果发现假锁，将时钟误差结果送至并行插值系数产生模块，并将并行插值计算模块所用的插值系数清零；

并行插值系数产生模块：根据并行插值系数计算公式，计算得到新的Farrow结构插值系数并送至并行插值计算模块用于新的插值计算；

$\stackrel{\→}{u}=\left(\begin{array}{c}{u}_1\\ u_2\\ u_3\\ u_4\end{array}\right),\begin{array}{c}{u}_1\left(k\right)=u_{\mathrm{\Δ}}(k-1)+4*W\left(k\right)\\ u_2\left(k\right)=u_{\mathrm{\Δ}}(k-1)+3*W\left(k\right)\\ u_3\left(k\right)=u_{\mathrm{\Δ}}(k-1)+2*W\left(k\right)\\ u_4\left(k\right)=u_{\mathrm{\Δ}}(k-1)+1*W\left(k\right)\end{array}$

其中W(k)为第k时刻时钟误差，u_Δ(k-1)为k时刻前的时钟误差，每输入R路时钟误差，产生4AR路插值系数，并同时送给I路数据和Q路数据进行插值计算。

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