CN101674173A - 一种高速并行8psk时钟恢复系统及恢复方法 - Google Patents

Abstract

一种高速并行8PSK时钟恢复系统及恢复方法，由并行时钟误差提取模块、时钟扫描模块、时钟锁定指示提取模块和电压控制晶体振荡器VCXO组成时钟环路；并行时钟误差提取模块对高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号ε_T，并将ε_T发送给VCXO和时钟扫描模块；时钟扫描模块，对接收的时钟误差信号ε_T进行截位，对截位后的时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；时钟锁定指示提取模块，根据时钟扫描模块生成的扫描曲线，确定时钟锁定指示门限，并将该门限发送给VCXO；VCXO根据接收的时钟误差信号ε_T不断调整输出的频率，当时钟锁定指示达到所述的门限时，稳定输出频率，采样时钟采在最大点上，实现时钟恢复。

Description

一种高速并行8PSK时钟恢复系统及恢复方法

技术领域

本发明涉及数字通信领域，具体属于高速数字解调器领域，是指一种解调8PSK信号的并行实现时钟同步的方法。

背景技术

随着通信容量日益增加，遥感卫星系统射频频谱变得越来越拥挤，数据速率不断增长，所需带宽越来越宽，使得信道间的相互干扰相当突出。在这种情况下，TCM 8PSK调制技术是近年发展起来的一种解决通信系统有效性与可靠性的方案。它可以在不增加信号带宽、不降低有效信息传输速率情况下，获得明显的编码增益。适合于在带宽受限的信道中进行信息传输。

近年来数字器件的快速发展，使得高码速率全数字解调器的实现成为可能。高速数字接收机应用于高速无线数据传输系统中，特别是卫星通信中。卫星通信，具有覆盖地域广、通信距离远、通信容量大、传输质量好等特点，是现代信息社会的一种重要通信手段，发挥着越来越重要的作用。高速数字接收机依靠数字信号处理算法来实现同步解调，对解调器并行处理结构的研究是打破由于数字器件工作频率产生的速率瓶颈，从而实现高速解调接收的必要手段。

高速全数字接收机是遥感卫星通信系统中的一个关键部分。因为卫星发往地球的图像质量越来越高，数据量也越来越大，为了能够实时、可靠的将载荷数据接收下来，高性能的解调接收机是重要的设备之一。

在数字接收系统中，为了正确恢复出发送端的符号信息，必须做到定时同步。定时同步恢复技术是无线通信的关键技术之一，对接收机的整体性能有直接影响。定时误差的提取方法有很多，大体可以分为两种：数据辅助和非数据辅助。在高速数传系统中，一般都采用的是非数据辅助算法，它具有快速捕获定时误差的优点，而且不需要插入额外的定时信息，增加了实际传输数据信息速率。

由于卫星数据传输速率越来越高，串行结构的数字解调接收机系统已经难以应付如此高的处理速度。目前虽然电子器件工艺的发展迅速，FPGA的最高速率不断攀升，但是实际应用中对于数据传输速度的要求是无止境的，器件速率的发展很难赶上数据传输速度的发展。在对于HDL程序进行时序优化后，在一定程度上能够提升系统整体运行速率，但是没有解决根本的瓶颈问题。

为了在FPGA最高速率受限的情况下，大幅度地提升解调系统的运行速率，只能通过算法优化，使得在同样地系统时钟下，解调系统能够解调的码速率得到提升，所以将串行结构算法转化为并行结构算法是目前最可行的方法。因此，并行结构成为高速数字解调系统的首选，即用器件规模换取处理速度。

“全数字接收机的定时同步研究”(2009年第1期大众科技)和“DVB-C接收机中的时钟恢复电路设计”(2006.33计算机工程与应用)，是针对多进制的调制信号提出的时钟恢复电路，文章都是采用的Gardner算法进行误差计算，时钟抖动大，解调器性能比本文提出方案要差。

“一种改进的QAM信号时钟误差检测算法”(2008年第32卷第7期电视技术)，针对多电平信号时钟环路误差抖动大的特点，提出了改进的误差计算公式，但没有给出修正系数具体的范围，而且计算只用到三个采样点，没有充分利用其它采样点所携带的信息，求出的误差势必会使时钟环路锁定有延迟和背离锁定点的问题。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种锁定快，稳定性好，恢复时钟抖动小的高速并行8PSK时钟恢复系统及恢复方法。

本发明系统的技术解决方案是：一种高速并行8PSK时钟恢复系统，由并行时钟误差提取模块、时钟扫描模块、时钟锁定指示提取模块和电压控制晶体振荡器VCXO组成时钟环路；

并行时钟误差提取模块对高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号ε_T，并将生成的时钟误差信号ε_T发送给电压控制晶体振荡器VCXO和时钟扫描模块；时钟误差信号ε_T的确定公式为：

${\mathrm{\ϵ}}_T=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})-y_i(m+\frac{1}{S})-y_i(m+\frac{2}{S})-...-y_i(m+\frac{S-1}{S})].$

$\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\{y_i\left(m\right)-\mathrm{\β}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})+y_i(m+\frac{1}{S})+y_i(m+\frac{2}{S})+...+y_i(m+\frac{S-1}{S})\left]\right\}$

其中，N为所述基带数据的并行路数；

β为修正因子，取值范围[0～1]；

y_i(m)为第i路当前的m时刻数据；

为第i路之前第k个采样点数据；

为第i路之后第k个采样点数据；

K＝1～S-1；

时钟扫描模块，对接收的时钟误差信号ε_T进行截位，根据电压控制晶体振荡器VCXO的特性，对截位后的时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；

时钟锁定指示提取模块，根据时钟扫描模块生成的扫描曲线，确定时钟锁定指示门限，并将该门限发送给电压控制晶体振荡器VCXO；

电压控制晶体振荡器VCXO根据接收的时钟误差信号ε_T不断调整输出的频率，即不断调整采样的时钟；当时钟锁定指示达到所述的门限时，稳定输出频率，采样时钟采在最大点上，实现时钟恢复。

本发明方法的技术解决方案是：一种高速并行8PSK时钟恢复方法，步骤如下：

(1)对于高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号ε_T，ε_T的确定公式为：

${\mathrm{\ϵ}}_T=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})-y_i(m+\frac{1}{S})-y_i(m+\frac{2}{S})-...-y_i(m+\frac{S-1}{S})].$

$\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\{y_i\left(m\right)-\mathrm{\β}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})+y_i(m+\frac{1}{S})+y_i(m+\frac{2}{S})+...+y_i(m+\frac{S-1}{S})\left]\right\}$

其中，N为所述基带数据的并行路数；

β为修正因子，取值范围[0～1]；

y_i(m)为第i路的当前的m时刻数据；

为第i路之前第k个采样点数据；

为第i路之后第k个采样点数据；

K＝1～S-1；

(2)对时钟误差信号ε_T进行截位，根据电压控制晶体振荡器VCXO的特性，对截位后时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；

(3)根据上述扫描曲线，确定时钟锁定指示的门限，若采样时钟锁定指示达到所述的门限值，采样频率立刻稳定在此频率上；若偏离门限值，则重新根据时钟误差信号ε_T调整频率；时钟锁定指示达到门限值时，就使采样的时钟采在最大点上，即实现了时钟恢复。

本发明与现有技术相比有益效果为：

(1)本发明采用并行的时钟恢复方法，具体化修正系数值，利用所有采样点的值进行误差提取，使用的时钟恢复环路锁定快，稳定性好，恢复时钟抖动小，从而实现了高码速率的8PSK解调接收处理。

(2)传统通用的时钟恢复算法——Gardner算法，是针对QPSK信号推导出的，计算公式如下： ${\mathrm{\ϵ}}_T=[y\left(r\right)-y(r-1)]\·y(r-\frac{1}{2}),$ 该算法只利用三个点来提取时钟的误差信号，应用在多进制调制中，如8PSK调制，会引入固有噪声，增大时钟抖动误差，使得解调性能下降。本发明的误差信号公式采用整数倍S倍采样率进行采样，有很强的通用性，误差计算采用了S个采样点进行计算，并对N路求和，不会引入固有噪声，并且时钟恢复抖动小，稳定性好。

(3)通过β值的修正，使得在多电平信号接收时消除了固有噪声对环路稳定性影响，时钟恢复环路入锁快，且采样的时钟抖动小。

(4)通过在环路中设定锁定门限，消除了误锁定和假锁定的动作。

附图说明

图1为本发明系统示意图；

图2为Gardner算法仿真出的时钟环锁定过程的误差信号的收敛曲线；

图3为本发明误差信号收敛曲线；

图4为本发明接收机时钟环和载波环都锁定时的仿真星座图；

图5为本发明接收机时钟环和载波环都锁定时的仿真时域波形图；

图6为本发明硬件实现时，时钟环未锁定时的扫描曲线；

图7为本发明硬件实现时，时钟环锁定后的指示曲线；

图8为本发明硬件实现时，时钟环未锁定时的误差曲线；

图9为本发明硬件实现时，时钟环锁定后误差曲线；

图10为本发明硬件实现时，载波环和时钟环都锁定时星座图。

具体实施方式

对于解调高速的8PSK信号，受限于器件内部的处理时钟，需采用并行时钟恢复的方法。在系统的最高频率不变的情况下，将单路数据进行N路并行处理，那么解调码率可以提高N倍，当然并行结构相对于单路所需要的资源也相应的以N倍数提升，故这实际上是一种以资源换取速度的策略。

下面通过高速并行数字接收机的系统框图来介绍本发明并行时钟恢复系统及方法，并行高速数字接收机应用并行时钟环的结构框图如图1所示，射频的8PSK调制信号用相干解调的方法进行解调接收处理。首先将高速8PSK调制信号变换到中频上，进行中频采样，这里采用的是四倍于符号速率的采样频率，经分路器分配形成多路信号，实现并行多路处理。经过数字下变频后的I、Q两路分别进入并行匹配滤波器，滤除二倍频分量，经旋转变换后的基带数据输入给并行时钟误差提取模块，并行时钟误差提取模块对所述的基带数据进行S倍采样率采样，生成时钟误差信号ε_T，并将生成的时钟误差信号ε_T发送给电压控制晶体振荡器VCXO和时钟扫描模块；时钟扫描模块，对接收的时钟误差信号ε_T进行截位，根据电压控制晶体振荡器VCXO的特性，对截位后时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；时钟锁定指示提取模块，根据时钟扫描模块生成的扫描曲线，确定时钟锁定指示门限，并将该门限发送给电压控制晶体振荡器VCXO；电压控制晶体振荡器VCXO根据接收的时钟误差信号ε_T不断调整频率，若一旦时钟锁定指示达到了门限值，就立刻稳定在此频率上；若偏离门限值，则重新根据时钟误差信号ε_T调整频率。时钟锁定指示达到门限值时，就使采样的时钟采在最大点上，即实现了时钟恢复。

为了更好的对本发明进行详细的说明。首先，利用Matlab软件对本发明提出的并行时钟恢复系统及方法进行前期仿真，然后，根据仿真的结果进行修改后，进行硬件语言的编写和代码仿真、硬件调试、性能测试、算法验证。

利用Matlab的仿真工具Simulink对高速并行8PSK调制器进行建模仿真，实现了上述并行时钟恢复系统及方法，参数采用归一化处理。仿真参数设定为8PSK调制信号，接收机设定为中频1.2GHz，数据率360Mbps，中频采样率480MHz，经仿真，解调功能正确。当采样时钟频偏为200KHz时，图2为Gardner算法仿真出的时钟环锁定过程的误差信号的收敛曲线，图3为本发明提出的时钟环锁定过程的误差信号的收敛曲线，可见环路的收敛速度很快。图4、图5为接收机时钟环和载波环都锁定时的星座图及时域波形图。比较两张图得出，时钟环和载波环锁定后输出的时域波形为标准的四电平信号，用本方案解调后的波形幅度一致性和波动很小。

在Matlab中进行高速并行数字接收机的建模仿真，调试出合适的修正值，测试解调性能良好后，完成了VHDL设计和FPGA实现。用标准的矢量信号源作为调试源来发送8PSK调制信号，高速并行数字接收机采用数字解调PCB板实现。

该PCB板主要包括前端AD芯片和FPGA芯片，AD芯片采用国半公司采样率最高3.0Gsps的高端芯片，FPGA芯片采用Xilinx公司的Virtex4系列中的XC4VSX55。采用标准的矢量信号源输出8PSK中频信号，中频设在1.2GHz，码速率设为360Mbps，送给PCB板提供中频调制信号。利用VCXO提供采样时钟，采样率为480MHz。AD芯片接收到中频信号和采样时钟后，对中频模拟调制信号进行4倍采样输出，送给FPGA采样后的数字信号。

硬件电路实现时，其实现结构与图1所示的系统结构完全一致，本发明时钟环路包括并行时钟误差提取模块、时钟扫描模块、时钟锁定指示提取模块和电压控制晶体振荡器VCXO。所有运算采用有符号运算模式。以四路并行为例，进行说明实现过程。

(一)并行时钟误差提取模块

对于经过旋转变换后输出的基带数据，I路并行四路，Q路并行四路，采样率四倍。取第i路的当前时刻数据y_i(m)，之前第一个采样点

之前第二个采样点

之前第三个采样点

之后第一个采样点

之后第二个采样点

之后第三个采样点

按照以下公式进行计算，

${\mathrm{\ϵ}}_T=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[y_i(m-\frac{1}{4})+y_i(m-\frac{2}{4})+y_i(m-\frac{3}{4})-y_i(m+\frac{1}{4})-y_i(m+\frac{2}{4})-y_i(m+\frac{3}{4})].$

$\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\{y_i\left(m\right)-\mathrm{\β}[y_i(m-\frac{1}{4})+y_i(m-\frac{2}{4})+y_i(m-\frac{3}{4})+y_i(m+\frac{1}{4})+y_i(m+\frac{2}{4})+y_i(m+\frac{3}{4})\left]\right\}$

其中修正因子β取值范围0-1，根据实际调试硬件电路中，器件特性等修正因子β会有所不同。本例中暂取0.3，根据电路实际调试，适当的修改β值。

(二)时钟扫描模块

通过对时钟的误差信号ε_T的截位，根据VCXO的特性，对时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线，如图6所示。

(三)时钟锁定指示提取模块

根据时钟环路扫描的结果，通过实际的硬件电路调试，当未达到时钟恢复时，锁定指示不停变化；当达到时钟恢复时锁定指示稳定，就可以确定门限值大小。也就是，当得到的扫描曲线出现图6所示的波形时，证明修正因子β取值合适，此时，波形下方水平段波形指示值即为锁定指示门限值(本例中为-67043675左右)。否则调整修正因子β，直至得到如图6所示的曲线。

硬件电路调试时，利用Xilinx ChipScope Pro Analyzer 11软件对FPGA器件运行中特定的信号进行观测，图6为时钟环未锁定时的扫描曲线，从图中确定锁定指示门限为-67043675左右；图7为时钟环锁定后的指示曲线，从该曲线中可以看出，锁定后的曲线稳定在上述门限；图8为时钟环未锁定时的误差曲线，图9为时钟环锁定后误差曲线，从图8、9可得出未锁定前时钟环误差曲线是震荡的，直到出现平稳曲线后时钟环锁定。图10为载波环和时钟环都锁定时星座图。可见，经过与高速8PSK调制器的联试，验证了本发明的正确性，实现了8PSK的并行时钟恢复，且电路设计稳定可靠。

本发明一种高速并行8PSK时钟恢复方法，步骤如下：

(1)对于高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号ε_T，ε_T的确定公式为：

${\mathrm{\ϵ}}_T=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})-y_i(m+\frac{1}{S})-y_i(m+\frac{2}{S})-...-y_i(m+\frac{S-1}{S})].$

$\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\{y_i\left(m\right)-\mathrm{\β}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})+y_i(m+\frac{1}{S})+y_i(m+\frac{2}{S})+...+y_i(m+\frac{S-1}{S})\left]\right\}$

其中，N为所述基带数据的并行路数；

β为修正因子，取值范围[0～1]；

y_i(m)为第i路的当前的m时刻数据；

为第i路之前第k个采样点数据；

为第i路之后第k个采样点数据；

K＝1～S-1；

(2)对时钟误差信号ε_T进行截位，根据电压控制晶体振荡器VCXO的特性，对截位后时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；

(3)根据上述扫描曲线，确定时钟锁定指示的门限，若采样时钟锁定指示达到所述的门限值，采样频率立刻稳定在此频率上；若偏离门限值，则重新根据时钟误差信号ε_T调整频率；时钟锁定指示达到门限值时，就使采样的时钟采在最大点上，即实现了时钟恢复。

总之，高速并行8PSK时钟恢复研究与并行结构实现是一项结合理论算法和实际工程项目的综合性研究工作，具有理论价值和重要的技术与实际应用价值，为解调接收机速率的进一步提升打下了基础。

本发明未详细说明部分属本领域技术人员公知常识。

Claims (2)

1、一种高速并行8PSK时钟恢复系统，其特征在于：由并行时钟误差提取模块、时钟扫描模块、时钟锁定指示提取模块和电压控制晶体振荡器VCXO组成时钟环路；

并行时钟误差提取模块对高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号ε_T，并将生成的时钟误差信号ε_T发送给电压控制晶体振荡器VCXO和时钟扫描模块；时钟误差信号ε_T的确定公式为：

${\mathrm{\ϵ}}_T=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})-y_i(m+\frac{1}{S})-y_i(m+\frac{2}{S})-...-y_i(m+\frac{S-1}{S})].$

$\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\{y_i\left(m\right)-\mathrm{\β}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})+y_i(m+\frac{1}{S})+y_i(m+\frac{2}{S})+...+y_i(m+\frac{S-1}{S})\left]\right\}$

其中，N为所述基带数据的并行路数；

β为修正因子，取值范围[0～1]；

y_i(m)为第i路当前的m时刻数据；

为第i路之前第k个采样点数据；

为第i路之后第k个采样点数据；

K＝1～S-1；

时钟扫描模块，对接收的时钟误差信号ε_T进行截位，根据电压控制晶体振荡器VCXO的特性，对截位后的时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；

时钟锁定指示提取模块，根据时钟扫描模块生成的扫描曲线，确定时钟锁定指示门限，并将该门限发送给电压控制晶体振荡器VCXO；

电压控制晶体振荡器VCXO根据接收的时钟误差信号ε_T不断调整输出的频率，即不断调整采样的时钟；当时钟锁定指示达到所述的门限时，稳定输出频率，采样时钟采在最大点上，实现时钟恢复。

2、一种高速并行8PSK时钟恢复方法，其特征在于步骤如下：

(1)对于高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号ε_T，ε_T的确定公式为：

${\mathrm{\ϵ}}_T=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})-y_i(m+\frac{1}{S})-y_i(m+\frac{2}{S})-...-y_i(m+\frac{S-1}{S})].$

$\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\{y_i\left(m\right)-\mathrm{\β}[y_i(m-\frac{1}{S})+y_i(m-\frac{2}{S})+...+y_i(m-\frac{S-1}{S})+y_i(m+\frac{1}{S})+y_i(m+\frac{2}{S})+...+y_i(m+\frac{S-1}{S})\left]\right\}$

其中，N为所述基带数据的并行路数；

β为修正因子，取值范围[0～1]；

y_i(m)为第i路的当前的m时刻数据；

为第i路之前第k个采样点数据；

为第i路之后第k个采样点数据；

K＝1～S-1；

(2)对时钟误差信号ε_T进行截位，根据电压控制晶体振荡器VCXO的特性，对截位后时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；

(3)根据上述扫描曲线，确定时钟锁定指示的门限，若采样时钟锁定指示达到所述的门限值，采样频率立刻稳定在此频率上；若偏离门限值，则重新根据时钟误差信号ε_T调整频率；时钟锁定指示达到门限值时，就使采样的时钟采在最大点上，即实现了时钟恢复。

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