CN103474458A - Igbt器件及其制备方法 - Google Patents
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Abstract
本发明主要涉及功率半导体器件，尤其涉及一种沟槽式绝缘栅双极晶体管器件IGBT及其制备方法。由于在半导体衬底中形成了一个接触沟槽，其内部填充有掺杂的导电栓塞，所以导电栓塞自身的寄生电阻值可以进行调节，例如可适当降低了本体区至发射极之间的电阻值，从而抑制IGBT的闩锁效应。
Description
技术领域
本发明主要涉及功率半导体器件，更确切地说，涉及一种沟槽式绝缘栅双极晶体管器件及其制备方法。
背景技术
绝缘栅双极晶体管IGBT包含双极晶体管和MOSFET组成的符合全控制型电压驱动半导体器件。IGBT融和了MOSFET和PNP这两种器件的优点，既具有MOSFET驱动功率小和开关速度快的优点，又具有双极型器件饱和压降低而容量大的优点，其频率特性介于MOSFET与功率晶体管之间，可正常工作于几十kHz频率范围内，在现代电力电子技术中得到了广泛的应用，在较高频率的大、中功率应用中占据了主导地位，非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
如图1A所示的平面栅极的IGBT，N漂移区位于作为集电极的P+底部衬底上方，作为发射极的P体区形成在N漂移区的表面附近，连接发射极的N+源极区位于P体区内并位于P体区表面附近，在P体区、N漂移区和P+底部衬底之间形成一个PNP晶体管，在N+源极区和N漂移区之间位于多晶硅栅极下方的P体区内形成MOSFET的沟道，受栅极的控制。此外，在P体区内会存在一个寄生电阻Rs，及在N+源极区、P体区和N漂移区之间形成一个寄生的NPN双极晶体管，如图1B所示。当IGBT处于工作态时，P体区上的电流会在Rs上产生电压降，如果超过额定范围值就会开启寄生的NPN晶体管。NPN晶体管会产生热量，相当于提高双极晶体管的具正温度系数的放大倍数，一旦NPN晶体管的放大倍数和PNP晶体管的放大倍数超过1，则N+源极区、P体区、N漂移区和P+底部衬底这个类似于NPNP的可控硅整流器就会开启，产生所谓的闩锁效应（Latchup），此时栅极失去对IGBT的控制，IGBT不可控的极端情况就是闩锁效应产生的热量直接将其烧毁。
图2是沟槽式的IGBT，栅极形成在沟槽内，P体区上方的P接触区和沟槽附近的N源极区与发射极金属电性连接，重掺杂的P体区邻接其上方的P接触区但不与发射极金属接触。N外延层形成在N缓冲层上，N缓冲层形成在P衬底上。图2的IGBT的P体区中也存在寄生电阻，同样需要克服闩锁效应带来的负面影响。在避免闩锁方面所做的努力，可见诸于一些公开的文献中，例如英飞凌科技奥地利有限公司在中国提交的公开号为CN102593168A、主体名称为“半导体器件和逆导IGBT”的专利申请。但是这些现有技术或公开文献并未富有成效的解决闩锁效应或者是提出的工艺制程过于复杂而无法降低生产成本或者难以应用在实际生产中。
发明内容
在本发明提出的IGBT器件的一种实施例中，包括：一半导体衬底，包含第一导电类型的第一半导体层和位于第一半导体层之上的第二导电类型的第二半导体层，并在第二半导体层的顶部形成有一第一导电类型的本体区，以及在本体区顶部形成有一第二导电类型的掺杂区；形成在第二半导体层中的栅极沟槽和接触沟槽，在栅极沟槽底部和侧壁内衬有栅极氧化层及在栅极沟槽内形成有栅极，在接触沟槽内形成有导电栓塞；其中栅极沟槽、接触沟槽向下贯穿掺杂区和本体区直至各自的底部延伸至本体区下方的第二半导体层中；覆盖在半导体衬底之上并带有开口的绝缘层，每个栅极沟槽及其栅极均被绝缘层覆盖住，开口交叠在接触沟槽之上并将接触沟槽顶部周围的掺杂区的顶面暴露在开口中；覆盖在绝缘层之上的一顶部金属层，顶部金属层的一部分填充在所述开口内。
上述的IGBT器件，所述半导体衬底还包括介于第一半导体层和第二半导体层之间的一第二导电类型的缓冲层。
上述的IGBT器件，所述导电栓塞为填充在接触沟槽内的掺杂有第一导电类型的掺杂物的多晶硅。
上述的IGBT器件，所述多晶硅为重掺杂，掺杂浓度大于本体区，用于降低掺杂区、本体区和本体区下方的第二半导体层之间寄生的双极晶体管中施加在本体区至掺杂区之间的PN结上的压降，抑制寄生双极晶体管的开启。
上述的IGBT器件，所述第一导电类型为P型及第二导电类型为N型。
在本发明提出的IGBT器件的一种制备方法中，包括以下步骤：步骤S1、制备一半导体衬底并在其中进行刻蚀，形成栅极沟槽和接触沟槽，在栅极沟槽和接触沟槽各自的底部和侧壁上生成栅极氧化层；步骤S2、刻蚀掉覆盖在接触沟槽底部和侧壁的栅极氧化层，保留附着在栅极沟槽底部和侧壁的栅极氧化层；步骤S3、在半导体衬底上方形成一导电材料层，将导电材料层的一部分填充在栅极沟槽和接触沟槽内；步骤S4、回蚀导电材料层，保留栅极沟槽内填充的导电材料形成栅极，和保留接触沟槽内的导电材料形成导电栓塞；步骤S5、在半导体衬底的顶部植入第一导电类型的掺杂物形成一个本体区，以及在本体区顶部植入第二导电类型的掺杂物形成一个掺杂区；步骤S6、在半导体衬底上方制备一绝缘层和形成其中对准接触沟槽的开口，开口交叠在接触沟槽之上并将接触沟槽顶部周围的掺杂区的顶面暴露在开口中；步骤S7、在绝缘层上沉积一顶部金属层，顶部金属层的一部分填充在所述开口内。
上述的方法，制备半导体衬底的步骤包括在第一导电类型的第一半导体层上方外延生长第二导电类型的第二半导体层；并且步骤S1中，所述栅极沟槽和接触沟槽形成在第二半导体层中；步骤S5中，在第二半导体层的顶部形成深度比栅极沟槽和接触沟槽要浅的本体区，植入的掺杂区和本体区围绕在栅极沟槽和接触沟槽侧壁的周围。
上述的方法，制备半导体衬底的步骤包括在第一导电类型的第一半导体层上方生长第二导电类型的缓冲层，再在缓冲层上外延生长第二导电类型的第二半导体层；并且步骤S1中，所述栅极沟槽和接触沟槽形成在第二半导体层中；步骤S5中，在第二半导体层的顶部形成深度比栅极沟槽和接触沟槽要浅的本体区，植入的掺杂区和本体区围绕在栅极沟槽和接触沟槽侧壁的周围。
上述的方法，其特征在于，制备半导体衬底的步骤包括制备一个第二导电类型的半导体衬底；并且在完成步骤S7之后还包括在研磨减薄后的半导体衬底的减薄背面注入第一导电类型的掺杂物的步骤，形成一个半导体衬底背面的第一半导体层，半导体衬底位于第一半导体层上方的部分为第二半导体层；使所述栅极沟槽和接触沟槽形成在第二半导体层中；以及本体区形成在第二半导体层的顶部，其深度比栅极沟槽和接触沟槽要浅，植入的掺杂区和本体区围绕在栅极沟槽和接触沟槽侧壁的周围。
上述的方法，制备半导体衬底的步骤包括制备一个第二导电类型的半导体衬底；并且在完成步骤S7之后包括在研磨减薄后的半导体衬底的减薄背面以第一注入能量植入第二导电类型的掺杂物的步骤，形成距半导体衬底背面一段距离的缓冲层，和再以低于第一注入能量的第二注入能量植入第一导电类型的掺杂物的步骤，形成半导体衬底背面的第一半导体层；半导体衬底位于缓冲层上方的部分为第二半导体层，使所述栅极沟槽和接触沟槽形成在第二半导体层中；以及本体区形成在第二半导体层的顶部，其深度比栅极沟槽和接触沟槽要浅，植入的掺杂区和本体区围绕在栅极沟槽和接触沟槽侧壁的周围。
上述的方法，其特征在于，在步骤S1中沉积一衬垫氧化层覆盖在半导体衬底顶面上，并刻蚀衬垫氧化层形成多个开口，利用衬垫氧化层作为硬质掩膜来刻蚀半导体衬底形成栅极沟槽和接触沟槽；在步骤S2中，先在衬垫氧化层上覆盖一光刻胶层，经光刻工艺后将接触沟槽暴露在光刻胶层中形成的开口中，栅极沟槽仍然被光刻胶层所覆盖，然后利用湿法刻蚀移除接触沟槽侧壁和底部的栅极氧化层，之后剥离光刻胶层；在步骤S3中，所述导电材料层沉积在衬垫氧化层之上，在导电材料层中掺杂第一导电类型的掺杂物，及步骤S5中本体区的掺杂浓度小于导电材料层的掺杂浓度；在步骤S4中，回蚀导电材料层之后，将衬垫氧化层刻蚀移除。
上述的方法，在步骤S5中，先在半导体衬底顶面上形成一屏蔽氧化层，同时将栅极、导电栓塞覆盖住，然后再植入所述本体区和掺杂区；在步骤S6中，沉积一介质层覆盖在屏蔽氧化层上来制备包含屏蔽氧化层和介质层的所述绝缘层。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1A背景技术涉及的平面栅IGBT的剖面图。
图1B是图1A中IGBT的包含寄生NPN晶体管的电路示意图。
图2是背景技术中传统的沟槽IGBT的剖面图。
图3是本发明的沟槽式IGBT的剖面结构。
图4A～4J是制备沟槽式IGBT的流程示意图。
图5A～5B是在包含缓冲层的半导体衬底上制备IGBT的流程示意图。
图6A～6C是在半导体衬底背面植入第一半导体层的流程示意图。
图7A～7C是在半导体衬底背面植入缓冲层和第一半导体层的流程示意图。
图8是传统IGBT开启寄生NPN管所需的电流值与本发明开启寄生NPN管所需电流值的对比。
具体实施方式
参见图3的IGBT结构，IGBT包括通常为单晶硅的半导体衬底，半导体衬底包含底部衬底101（第一半导体层）和承载在底部衬底101上方的外延层102（第二半导体层），在外延层102的顶部形成有本体区103，以及在本体区103顶部形成有源极区或掺杂区104。外延层102的顶面为半导体衬底或称晶圆的正面，底部衬底101的底面为半导体衬底的与其正面相对的一个背面。为了叙述的方便，定义底部衬底101为重掺杂的P+型，外延层102为N-型并且掺杂浓度低于底部衬底，本体区103为P型及掺杂区104为掺杂浓度较高的N+型，这仅仅作为示例但不作为限制。在一些实施方式中，本体区103布置在外延层102的整个顶部区域而非其顶部的局部区域，掺杂区104布置在本体区103的整个顶部区域而其非顶部的局部区域。栅极沟槽106a和接触沟槽106'a形成在外延层102中，并且栅极沟槽106a、接触沟槽106'a向下贯穿掺杂区104和本体区103直至它们各自的底部延伸至本体区103下方的外延层102中，其中本体区103围绕在栅极沟槽106a、接触沟槽106'a各自侧壁的周围，而本体区103顶面附近的较浅的掺杂区104围绕在栅极沟槽106a、接触沟槽106'a各自较上部的侧壁的周围。掺杂区104的深度大于栅极106的顶面到外延层102的顶面的距离。在栅极沟槽106a的底部和侧壁内衬有栅极氧化层106b，栅极沟槽106a内形成的多晶硅栅极106可以通过栅极氧化层106b与栅极沟槽106a周围的半导体衬底绝缘。
在一些实施方式中，接触沟槽106'a设置在相邻的栅极沟槽106a之间，接触沟槽106'a内形成有多晶硅的导电栓塞106'，值得注意的是，接触沟槽106'a的底部或侧壁并未覆盖任何氧化层或其他绝缘材料，所以导电栓塞106'可以直接电性接触掺杂区104、本体区103和本体区103下方的外延层102。IGBT还包括在半导体衬底的顶面上覆盖的一个绝缘层1121，虽然绝缘层1121中形成有开口1121a，却必须保证每个栅极沟槽106a及其内部的栅极106均被绝缘层1121覆盖住，避免栅极106与作为发射极105a的金属层105短接。开口1121a对准接触沟槽106'a是为了使其具有与接触沟槽106'a产生交叠的空间，但开口1121a不仅仅只是交叠在接触沟槽106'a之上，还需要将接触沟槽106'a顶部附近的一部分掺杂区104的顶面一并暴露在开口1121a中，这样沉积在绝缘层1121之上的一个顶部金属层105的一部分填充在开口1121a内之后，金属层105填充在开口1121a内的那一部分就可以同时接触到导电栓塞106'的顶面和接触到接触沟槽106'a顶部周围的一部分掺杂区104的顶面，实现金属层105与导电栓塞106'、掺杂区104电性连接。
与作为发射极105a对应的是，P+底部衬底101作为IGBT的集电区，P+底部衬底101底面上沉积或溅射的未示意出的一个底部金属化层作为集电极101a。在一些实施方式中，多晶硅的导电栓塞106'为P+型的重掺杂，要求其掺杂浓度大于本体区103，所以本体区103通过导电栓塞106'到发射极105a的寄生电阻Rs较之传统方案得到较大幅度的降低。IGBT处于工作态时，针对不期望开启但实质存在的、产生于掺杂区104、本体区103和本体区103下方的外延层102之间一个寄生的NPN双极晶体管而言，可以认为施加在本体区103至掺杂区104之间的PN结上的压降等于寄生电阻Rs两端的电压VRS，Rs的阻值被削减后，在流过相同的电流条件下VRS自然得以降低，可实现抑制寄生双极晶体管的开启来抗闩锁。
图4A～4J是制备图3中IGBT的方法流程图。一种实施例中，如图4A，先在P+底部衬底101上生长N外延层102，并在该外延层102的顶面覆盖一个硬掩膜110，硬掩膜110有多种选择，譬如沉积的衬垫氧化物层或者包含氧化物层和氮化硅的复合层。在图4B中，在硬掩膜110上方旋涂未示意出的光刻胶，通过光刻工艺的曝光显影来将一光刻掩模板上的沟槽图案转移至光刻胶中，并以带有沟槽图案的光刻胶作为一个刻蚀屏蔽层来刻蚀硬掩膜110，从而在硬掩膜110中形成带有沟槽图案的开口110a，之后移除光刻胶，由于这些技术已经为本领域的技术人员所熟知，所以本发明不再赘述。
如图4C，以各向异性的方式刻蚀外延层102，形成若干个预期的沟槽，包括形成的栅极沟槽106a和接触沟槽106'a，接触沟槽106'a形成在相邻的栅极沟槽106a之间。在一些实施例中，可利用各向同性的刻蚀方式来形成各个沟槽的底部，以改善其底部拐角处的圆滑程度，将其刻蚀至接近圆角。在另一些实施例中，为了提供一光滑表面给各沟槽并形成圆角化的沟槽底部拐角，同时也为了降低沟槽表面的物理损伤和各种缺陷，可在栅极沟槽106a、接触沟槽106'a各自的底部和侧壁生长牺牲氧化层（未示意出），接着可以利用HF和氟化铵等混合溶液以湿法的方式腐蚀掉牺牲氧化层。之后如图4C，生成覆盖着栅极沟槽106a和接触沟槽106'a各自的侧壁和底部的栅极氧化层106b，因为栅极氧化层106b需要耐一定的电场，一般采用致密性较好的薄膜，例如可以是热氧化法生成的一层二氧化硅。
参见图4D～4E，将另一层光刻胶111涂在硬掩膜110上，光刻胶111同时还覆盖在栅极沟槽106a和接触沟槽106'a上。经光刻工艺后形成光刻胶111中的开口（未标注），从而将接触沟槽106'a从开口中外露出，但是栅极沟槽106a仍然被光刻胶111覆盖住，然后利用湿法腐蚀来移除掉接触沟槽106'a侧壁和底部的栅极氧化层106b，之后剥离移除光刻胶层111。最终栅极沟槽106a的侧壁和底部保留有栅极氧化层106b，而接触沟槽106'a的底部和侧壁的氧化物由于被刻蚀掉所以并没有任何覆盖物。如图4F，将导电材料层1060（例如多晶硅）沉积在硬掩膜110之上，导电材料层1060的一部分同时还填充在栅极沟槽106a和接触沟槽106'a内，此过程中基于调节填充在接触沟槽106'a和栅极沟槽106a内的导电材料的导电性能，所以需要在导电材料层1060中掺杂第一导电类型（如P+型）的掺杂物，可以是原位掺杂或者先沉积多晶硅材料再对其进行掺杂。获得导电材料层1060可通过常规的化学气相沉积（CVD）或外延生长或物理气相沉积的等方式实现。然后去除多余的导电材料层1060，在图4F～4G中，典型的例如对导电材料层1060实施化学机械研磨（CMP）或者干法回蚀均可，将硬掩膜110上的导电材料层1060全部移除，仅仅保留栅极沟槽106a和接触沟槽106'a内填充的导电材料，栅极沟槽106a内填充的导电材料形成栅极106，而接触沟槽106'a内的导电材料形成导电栓塞106'，回蚀导电材料层1060的效果一般会导致栅极106、导电栓塞106'各自的顶面与半导体衬底的顶面大致持平或略低于半导体衬底的顶面。
如图4G，之后再在半导体衬底的顶面生成一层屏蔽氧化层112（有些实施例中屏蔽氧化层也可以省略掉），并在外延层102的整个顶部植入P型的掺杂物，形成本体区103，其中本体区104的掺杂浓度小于导电栓塞106'的掺杂浓度，然后再在本体区103的整个顶部植入深度较浅但浓度较大的N+型掺杂物，形成掺杂区104或源极区，通常离子注入还伴随着高温激活和扩散的步骤。本体区104、掺杂区104均围绕在栅极沟槽106a和接触沟槽106'a各自侧壁的周围，但本体区104顶部的掺杂区104位于半导体衬底的顶面附近而且其深度比本体区104要浅得多。在一些实施例中，无论是本体区103还是掺杂区104，皆无需额外的注入掩膜，因为本体区103的P型掺杂离子是注入在外延层102的整个顶部而非其顶部的局部区域，同样，掺杂区104的N型掺杂离子是注入在本体区103的整个顶部而非其顶部的局部区域，这有益于节省成本。
参见图4H，在屏蔽氧化层112上方沉积包含高温氧化物（或低温氧化物）和硼磷硅玻璃BPSG的介质层或钝化层，来形成包含屏蔽氧化层112和介质层的绝缘层1121。在一些实施例中，如果在植入本体区103和掺杂区104的步骤中不引入屏蔽氧化层112，则介质层可直接沉积在半导体衬底的顶面上，此时的绝缘层1121仅仅包括介质层。之后进行标准工艺的BPSG回流使其趋于稳定，再通过光刻工艺刻蚀绝缘层1121，形成其中的开口1121a，如图4I，开口1121a对准接触沟槽106'a，以便使交叠在接触沟槽106'a之上的开口1121a可以充分将接触沟槽106'a内部的导电栓塞106'的顶面予以外露，不仅如此，开口1121a的宽度尺寸比接触沟槽106'a的宽度要大，籍此将接触沟槽106'a顶部周围的一部分掺杂区104的顶面也暴露在开口1121a中。如图4J所示，在绝缘层1121上沉积一个顶部金属层105，金属层105的一部分还填充在开口1121a内，所以金属层105可以同时接触到接触沟槽106'a顶部周围的一部分掺杂区104的顶面和接触导电栓塞106'的顶面，实现与掺杂区104和导电栓塞106'的电性连接的关系，但金属层105却与栅极106通过绝缘层1121隔离，最终得到图3所示的IGBT的结构。
在本发明中，较之传统标准工艺制程，仅仅是多利用了一次光刻胶111来腐蚀掉接触沟槽106'a的侧壁和底部的氧化物的步骤，显而易见的是，额外所需的成本完全可控，而本发明其他所有的工艺与传统IGBT的制备方法完全兼容，但带来的抗闩锁效果却是十分可观，尤其是与一些已公开的IGBT器件的制备方法相比，本发明的优势是当前已知技术所无法媲美的。
参见图5A，与4A的半导体衬底的不同点在于，在形成外延层102之前，先在底部衬底101上方通过例如MOCVD或者CVD生长或沉积了一层N+型的缓冲层1021，然后再利用相同的设备在缓冲层1021上外延生长一个外延层102，除此之外，其他的制备流程与4A～4J完全一致。所以图5B的IGBT与图3的结构区别在于，半导体衬底还包括介于底部衬底101和外延层102之间的一个第二导电类型的缓冲层1021，缓冲层1021的掺杂浓度比外延层102要大。缓冲层1021可阻挡IGBT正向阻断时耗尽层的扩展，使PT-IGBT能够用较小的N基区宽度实现与NPT-IGBT相同的正向阻断能力，提高开关速度的同时保障较低的通态压降。
参见图6A～6C，与4A的半导体衬底的不同点在于，直接制备一个N型的半导体衬底，所以图6A中起始时的半导体衬底并没有被划分为第二半导体层102和第一半导体层101，而是在完成图4A～4J的器件制备工艺之后才将半导体衬底划分为第二半导体层102和第一半导体层101（如图6B～6C所示）。具体而言，结合图4A～4J，在本实施例中制备IGBT的大致流程为，先利用硬掩膜110在N型半导体衬底的顶部进行刻蚀，形成栅极沟槽106a和接触沟槽106'a，之后再在栅极沟槽106a和接触沟槽106'a各自的底部和侧壁上生成栅极氧化层106b。利用光刻胶111作为刻蚀掩膜，刻蚀掉附着于接触沟槽106'a底部和侧壁的栅极氧化层106b，而保留附着在栅极沟槽106a底部和侧壁的栅极氧化层106b，之后剥离掉光刻胶111。并在覆盖于半导体衬底顶面上的硬掩膜110上沉积一个导电材料层1060，将导电材料层1060的一部分填充在栅极沟槽106a和接触沟槽106'a内。通过刻蚀或CMP，移除掉硬掩膜110上多余的导电材料层1060，而保留栅极沟槽106a内填充的导电材料形成栅极106，和保留接触沟槽106'a内的导电材料形成导电栓塞106'，并剥离掉硬掩膜110。然后在N型半导体衬底的顶部植入P型的掺杂物形成一个本体区103，以及在本体区103顶部植入N+型的掺杂物形成一个掺杂区104，之后再在半导体衬底上方制备一个绝缘层1121，和对绝缘层1121进行刻蚀形成其中的对准接触沟槽106'a的开口1121a，开口1121a交叠在接触沟槽106'a之上并将接触沟槽106'a顶部附近的一部分掺杂区104的顶面暴露在开口1121a中，自然也将导电栓塞106'的顶面暴露在开口1121a中。最后在绝缘层1121上沉积一个金属层105，金属层105的一部分填充在开口1121a内，如图6B所示的剖面结构。
基于半导体衬底通常还需要进行研磨减薄，如图6B～6C所示，在研磨减薄后的半导体衬底的减薄背面注入第一导电类型的P+型重掺杂物，例如以50Kev的能量注入剂量为5e14/cm2的硼离子，形成一个半导体衬底背面的第一半导体层101，而半导体衬底位于第一半导体层101上方的部分定义为第二半导体层102。如此一来，便使栅极沟槽106a和接触沟槽106'a形成在第二半导体层102中，以及本体区103形成在第二半导体层102的顶部，本体区103的深度比栅极沟槽106a和接触沟槽106'a要浅，植入半导体衬底的掺杂区104和本体区103围绕在栅极沟槽106a和接触沟槽106'a各自侧壁的周围。其实，图6C的结构与图3、图4J的结构并无任何差异。
参见图7A～7C的实施例，其大部分流程与6A～6C相同，起始也是直接制备一个N型的半导体衬底，但与6A～6C的不同点在于，在半导体衬底的减薄背面植入P+型的第一半导体层101之前，先以第一注入能量执行植入第二导电类型的掺杂物的步骤，例如以150Kev～200Kev的高能量在减薄背面注入剂量为5e15/cm2的磷离子，形成距半导体衬底背面一段距离的缓冲层1021，再以低于第一注入能量的第二注入能量植入第一导电类型的掺杂物，例如以50Kev的能量在减薄背面注入剂量为5e14/cm2的硼离子，形成半导体衬底背面附近的第一半导体层101。经两步离子注入之后，N型的半导体衬底最终才被划分成底面附近的第一半导体层101、第一半导体层101上方的缓冲层1021、缓冲层1021上方的第二半导体层102。图7C的IGBT结构较之图4J仅仅是多了一个介于第一半导体层101和第二半导体层102之间的第二导电类型的缓冲层1021，其他结构则完全一致并无差异。
图8是传统IGBT开启寄生NPN管所需的电流值I1与本发明开启寄生NPN管所需电流值I2的对比。假设寄生电阻Rs两端的电压值VRS中，Q点的电压刚好可以开启寄生的NPN双极晶体管，VRS1是传统IGBT的Rs两端的电压值随流经Rs的电流IC变化的曲线，VRS2是本发明IGBT的Rs两端的电压值。很明显，针对传统的IGBT发生闩锁效应对应的电流值I1，基于本发明精神，寄生Rs的阻值被削减，在电流值I1时刻本发明的IGBT中Rs两端的对应的电压值VRS2-1要低于Q点对应的电压值VRS1-1而未发生闩锁效应。或者说，本发明的IGBT发生闩锁的电流值I2比传统IGBT发生闩锁的电流值I1大得多，即额定电流的峰值范围更宽。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (12)
1.一种IGBT器件，其特征在于，包括：
一半导体衬底，包含第一导电类型的第一半导体层和位于第一半导体层之上的第二导电类型的第二半导体层，并在第二半导体层的顶部形成有第一导电类型的本体区，以及在本体区顶部形成有第二导电类型的掺杂区；
形成在第二半导体层中的栅极沟槽和接触沟槽，在栅极沟槽底部和侧壁内衬有栅极氧化层及在栅极沟槽内形成有栅极，在接触沟槽内形成有导电栓塞；
其中栅极沟槽、接触沟槽向下延伸贯穿掺杂区和本体区直至各自的底部延伸至本体区下方的第二半导体层中；
覆盖在半导体衬底之上并带有开口的绝缘层，每个栅极沟槽及其栅极均被绝缘层覆盖住，开口交叠在接触沟槽之上并将接触沟槽顶部周围的掺杂区的顶面暴露在开口中；
覆盖在绝缘层之上的一金属层，金属层的一部分填充在所述开口内籍此使金属层与导电栓塞、掺杂区电性连接。
2.如权利要求1所述的IGBT器件，其特征在于，所述半导体衬底还包括介于第一半导体层和第二半导体层之间的一第二导电类型的缓冲层。
3.如权利要求1所述的IGBT器件，其特征在于，所述导电栓塞为填充在接触沟槽内的掺杂有第一导电类型的掺杂物的多晶硅。
4.如权利要求1所述的IGBT器件，其特征在于，所述导电栓塞为重掺杂，掺杂浓度大于本体区，用于降低掺杂区、本体区和本体区下方的第二半导体层之间寄生的双极晶体管中施加在本体区至掺杂区之间的PN结上的压降，抑制寄生双极晶体管的开启。
5.如权利要求1所述的IGBT器件，其特征在于，所述第一导电类型为P型及第二导电类型为N型。
6.一种IGBT器件的制备方法，其特征在于，包括以下步骤：
步骤S1、制备一半导体衬底并在其中进行刻蚀，形成栅极沟槽和接触沟槽，在栅极沟槽和接触沟槽各自的底部和侧壁上生成栅极氧化层；
步骤S2、刻蚀掉覆盖在接触沟槽底部和侧壁的栅极氧化层，保留附着在栅极沟槽底部和侧壁的栅极氧化层；
步骤S3、在半导体衬底上方形成一导电材料层，将导电材料层的一部分填充在栅极沟槽和接触沟槽内；
步骤S4、移除导电材料层，保留栅极沟槽内填充的导电材料形成栅极，和保留接触沟槽内填充的导电材料形成导电栓塞；
步骤S5、在半导体衬底的顶部植入第一导电类型的掺杂物形成本体区，以及在本体区顶部植入第二导电类型的掺杂物形成掺杂区；
步骤S6、在半导体衬底上方制备一绝缘层和形成其中对准接触沟槽的开口，开口交叠在接触沟槽之上并将接触沟槽顶部周围的一部分掺杂区的顶面暴露在开口中；
步骤S7、在绝缘层上沉积一金属层，金属层的一部分填充在所述开口内籍此使金属层与导电栓塞、掺杂区电性连接。
7.如权利要求6所述的方法，其特征在于，制备半导体衬底的步骤包括在第一导电类型的第一半导体层上方外延生长第二导电类型的第二半导体层；并且
步骤S1中，所述栅极沟槽和接触沟槽形成在第二半导体层中；
步骤S5中，在第二半导体层的顶部形成深度比栅极沟槽和接触沟槽要浅的本体区。
8.如权利要求6所述的方法，其特征在于，制备半导体衬底的步骤包括在第一导电类型的第一半导体层上方生长第二导电类型的缓冲层，再在缓冲层上外延生长第二导电类型的第二半导体层；并且
步骤S1中，所述栅极沟槽和接触沟槽形成在第二半导体层中；
步骤S5中，在第二半导体层的顶部形成深度比栅极沟槽和接触沟槽要浅的本体区。
9.如权利要求6所述的方法，其特征在于，制备半导体衬底的步骤包括制备一个第二导电类型的半导体衬底；并且在完成步骤S7之后
在研磨减薄后的半导体衬底的减薄背面注入第一导电类型的掺杂物，形成半导体衬底背面的第一半导体层，半导体衬底位于第一半导体层上方的部分为第二半导体层；
使所述栅极沟槽和接触沟槽形成在第二半导体层中；以及
本体区形成在第二半导体层的顶部，其深度比栅极沟槽和接触沟槽要浅。
10.如权利要求6所述的方法，其特征在于，制备半导体衬底的步骤包括制备一个第二导电类型的半导体衬底；并且在完成步骤S7之后
在研磨减薄后的半导体衬底的减薄背面以第一注入能量植入第二导电类型的掺杂物，形成距半导体衬底背面一段距离的缓冲层，和在减薄背面以低于第一注入能量的第二注入能量植入第一导电类型的掺杂物，形成半导体衬底背面的第一半导体层；
半导体衬底位于缓冲层上方的部分为第二半导体层，使所述栅极沟槽和接触沟槽形成在第二半导体层中；以及
本体区形成在第二半导体层的顶部，其深度比栅极沟槽和接触沟槽要浅。
11.如权利要求6所述的方法，其特征在于，在步骤S1中形成一硬掩膜覆盖在半导体衬底顶面上，并在硬掩膜中形成多个开口，利用硬掩膜来刻蚀半导体衬底形成栅极沟槽和接触沟槽；
在步骤S2中，在硬掩膜和栅极沟槽、接触沟槽上覆盖光刻胶层，经光刻工艺后将接触沟槽暴露于光刻胶层中形成的开口中，栅极沟槽仍然被光刻胶层所覆盖，然后利用湿法刻蚀移除接触沟槽侧壁和底部的栅极氧化层，之后剥离光刻胶层；
在步骤S3中，所述导电材料层沉积在硬掩膜之上，在导电材料层中掺杂第一导电类型的掺杂物，使步骤S5中本体区的掺杂浓度小于导电材料层的掺杂浓度；
在步骤S4中，移除电材料层之后，将硬掩膜刻蚀剥离。
12.如权利要求6所述的方法，其特征在于，在步骤S5中，先在半导体衬底顶面上形成一屏蔽氧化层，同时将栅极、导电栓塞覆盖住，然后再植入所述本体区和掺杂区；
在步骤S6中，沉积一介质层覆盖在屏蔽氧化层上来制备包含屏蔽氧化层和介质层的所述绝缘层。
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Address after: 401331 No. 25 Xiyong Avenue, Shapingba District, Chongqing Patentee after: Huarun Microelectronics (Chongqing) Co., Ltd. Address before: 401331 4th Floor, 367 Xiyong Road, Xiyong Town, Shapingba District, Chongqing Patentee before: Huarun Microelectronics (Chongqing) Co., Ltd. |
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