CN103441749A - 一种迟滞可控的同步比较器 - Google Patents

Abstract

本发明提出一种迟滞可控的同步比较器，包括同步比较器模块、锁存单元和反馈回路；反馈回路对称设置在同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。本发明的迟滞可控的同步比较器和传统的同步比较器相比，增加了至少一组的反馈回路，实现了迟滞数字可控，并且有效避免了输入信号的干扰造成的输出波动，避免了输出过于敏感，解决了传统的同步比较器的稳定性问题。

Description

一种迟滞可控的同步比较器

技术领域

本发明属于模拟集成电路领域，具体涉及一种迟滞可控的同步比较器。

背景技术

传统的同步比较器在控制系统中有着广泛的应用，其主要应用在控制系统，进行数据控制。传统的带有输出锁存的同步比较器如图1所示，包括同步比较器模块和锁存模块。

图1所示的同步比较器是在基本的同步比较器电路中加上了锁存功能。然而，这种同步比较器不包含迟滞，在控制系统中如果待比较信号幅度接近，在噪声的影响下，比较器的输出将会高速反转，从而使得整个系统处于不稳定的状态。传统的方法如加入数字滤波器等手段，系统复杂度和功耗都会很高。

发明内容

针对现有技术的不足，本发明提出一种迟滞可控的同步比较器，通过引入一组反馈回路，使得迟滞数字可控，避免了输出过于敏感，有效的解决了传统的同步比较器的稳定性问题。

本发明提供的一种迟滞可控的同步比较器，包括同步比较器模块和锁存单元；所述同步比较器模块中，第一晶体管M₁的栅极接偏置电压Φ，源极接地；第二晶体管M₂的栅极接输入端Cp，源极接所述第一晶体管M₁的漏极；第三晶体管M₃的栅极接输入端Cn，源极接所述第一晶体管M₁的漏极；第四晶体管M₄的源极和所述第二晶体管M₂的漏极相连；第五晶体管M₅的源极与所述第三晶体管M₃的漏极相连；第六晶体管M₆的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极相连；第七晶体管M₇的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第五晶体管M₅的漏极相连；第八晶体管M₈的栅极与所述第五晶体管M₅的漏极相连，其源极接工作电压VDD，其漏极与所述第四晶体管M₄的漏极和所述第六晶体管M₆的漏极相连；第九晶体管M₉的栅极与所述第四晶体管M₄的漏极相连，其源极接工作电压VDD，其漏极与所述第五晶体管M₅的漏极和所述第七晶体管M₇的漏极相连；

所述锁存单元中，与非门G₁的第一输入口与所述第八晶体管M₈的栅极相连，其第二输入口与输出端子Op相连；与非门G₂的第一输入口与所述第九晶体管M₉的栅极相连，其第二输入口与输出端子On相连；

其改进之处在于，所述同步比较器包括至少两路的反馈模块，其对称设置在所述同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。

其中，所述反馈模块包括第十晶体管M₁₁、第十一晶体管M₃₁、第十二晶体管M₄₁和与门A₁；

所述第十晶体管M₁₁的源极与所述第二晶体管M₂的源极相连；

所述第十一晶体管M₃₁的栅极与所述第二晶体管M₂的栅极相连，其源极与所述第十晶体管M₁₁的漏极相连，其漏极与所述第四晶体管M₄的源极相连；

所述第十二晶体管M₄₁的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第十一晶体管M₃₁的漏极相连；

所述与门A₁的第一输入口与控制信号Hc1相连，其第二输入口与所述输出端子Op相连，其输出口与所述第十晶体管M₁₁的栅极相连。

其中，所述第一晶体管M₁、第二晶体管M₂、第三晶体管M₃、第四晶体管M₄、第五晶体管M₅、第十晶体管M₁₁和第十一晶体管M₃₁均为NMOS晶体管。

其中，所述第六晶体管M₆、第七晶体管M₇、第八晶体管M₈、第九晶体管M₉和第十二晶体管M₄₁均为PMOS晶体管。

其中，反馈模块中，所述与门A₁作为反馈开关，由所述第十晶体管M₁₁和第十二晶体管M₄₁提供偏置电平，第十一晶体管M₃₁控制迟滞阈值。

其中，当反馈模块为两个以上时，每组反馈模块中：

与所述第十晶体管M₁₁同作用的晶体管，其源极与所述第十晶体管M₁₁的源极相连；

与所述第十一晶体管M₃₁同作用的晶体管，其栅极与所述第二晶体管M₂的栅极相连，其漏极与所述第四晶体管M₄的源极相连。

其中，所述第二晶体管M₂的栅极通过电阻与所述反馈模块中的晶体管连接；

所述第三晶体管M₃的栅极通过电阻与所述反馈模块中的晶体管连接。

与现有技术比，本发明的有益效果为：

本发明的迟滞可控的同步比较器和传统的同步比较器相比，增加了至少一组的反馈回路，实现了迟滞数字可控，并且有效避免了输入信号的干扰造成的输出波动，避免了输出过于敏感，解决了传统的同步比较器的稳定性问题。

本发明解决传统的同步比较器稳定性问题的方法，相比传统的加入数字滤波器等解决手段，降低系统复杂度，也节省了功耗。

本发明在同步比较器锁定的时候，同步比较器模块和反馈模块不消耗电流，节省了功耗。

本发明完全兼容CMOS工艺，可以在芯片上集成，系统简单，功耗低。

附图说明

图1是现有的含输出锁存的同步比较器的具体实现电路；

图2是本发明迟滞可控的同步比较器的具体实现电路。

图中：M₁-M₄₁分别为第一晶体管至第十二晶体管；Op、On为输出端子；G₁、G₂为非门；Hc1-Hci为控制信号；Cp、Cn为输入信号；Φ为偏置电压；VDD为工作电压。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的详细说明。

本实施例提出的一种迟滞可控的同步比较器，包括同步比较器模块、锁存单元和反馈模块。

现有技术中，同步比较器模块和锁存单元的结构如图1所示，其中：

同步比较器模块的结构为：第一晶体管M₁的栅极接偏置电压Φ，源极接地；第二晶体管M₂的栅极接输入端Cp，源极接第一晶体管M₁的漏极；第三晶体管M₃的栅极接输入端Cn，源极接第一晶体管M₁的漏极；第四晶体管M₄的源极和第二晶体管M₂的漏极相连；第五晶体管M₅的源极与第三晶体管M₃的漏极相连；第六晶体管M₆的栅极接接偏置电压Φ，源极接工作电压VDD，第六晶体管M₆的漏极与第四晶体管M₄的漏极相连；第七晶体管M₇的栅极接接偏置电压Φ，源极接工作电压VDD，第七晶体管M₇的漏极与第五晶体管M₅的漏极相连；第八晶体管M₈的栅极与第五晶体管M₅的漏极相连，第八晶体管M₈的源极接工作电压VDD，第八晶体管M₈的漏极与第四晶体管M₄的漏极和第六晶体管M₆的漏极相连；第九晶体管M₉的栅极与第四晶体管M₄的漏极相连，第九晶体管M₉的源极接工作电压VDD，第九晶体管M₉的漏极与第五晶体管M₅的漏极和第七晶体管M₇的漏极相连；第十晶体管M₁₁的源极与第二晶体管M₂的源极相连；第十一晶体管M₃₁的栅极与第二晶体管M₂的栅极相连，第十一晶体管M₃₁的源极与第十晶体管M₁₁的漏极相连，第十一晶体管M₃₁的漏极与第四晶体管M₄的源极相连；第十二晶体管M₄₁的栅极接接偏置电压Φ，源极接工作电压VDD，第十二晶体管M₄₁漏极与第十一晶体管M₃₁的漏极相连；

锁存单元的结构为：与非门G₁的输入1与晶体管八M₈的栅极相连，与非门G₁的输入2与输出端子Op相连；与非门G₂的输入1与晶体管九M₉的栅极相连，与非门G₂的输入2与输出端子On相连。

在此之上，本实施例在同步比较器模块两边对称设置至少一组的反馈模块，其根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器，从而增大了控制范围。其结构如图2所示。每个反馈模块的结构均相同，本实施例以设置在同步比较器模块左边的反馈模块为例说明。

反馈模块包括第十晶体管M₁₁、第十一晶体管M₃₁、第十二晶体管M₄₁和与门A₁；第十晶体管M₁₁的源极与第二晶体管M₂的源极相连；第十一晶体管M₃₁的栅极与第二晶体管M₂的栅极相连，第十一晶体管M₃₁的源极与第十晶体管M₁₁的漏极相连，第十一晶体管M₃₁的漏极与第四晶体管M₄的源极相连；第十二晶体管M₄₁的栅极接接偏置电压Φ，源极接工作电压，第十二晶体管M₄₁漏极与第十一晶体管的漏极相连；与门A1的第一输入口1与控制信号Hcl相连，与门A1的第二输入口2与输出端子Op相连，与门A1的输出口与第十晶体管M₁₁的栅极相连。

以第一组反馈回路为例，第一组反馈回路从输出端子On和Op连接到同步比较器模块的输入。反馈回路中与门A₁作为反馈开关，晶体管十M₁₁和晶体管十二M₄₁提供偏置电平，晶体管十一M₃₁控制迟滞阈值。当控制信号Hcl为高电平时，与门A₁输出为高电平，使得晶体管十M₁₁、晶体管十一M₃₁和晶体管十二M₄₁处于导通状态，反馈模块的输出信号顺利输入到同步比较器模块中。

当同步比较器模块锁定时，如反馈模块中晶体管十M₁₁、晶体管十一M₃₁和晶体管十二M₄₁导通后，由于偏置电压Φ为低电平，使得晶体管一M₁截止，这就使得同步比较器模块和反馈回路截止，从而节省了电路的功耗。

根据控制要求，例如控制范围大时，当反馈模块为两个以上时，每组反馈模块中：与第十晶体管M₁₁同作用的晶体管（图中为与M₁₁并排的，如M_1i，其余用省略号代替），其源极与第十晶体管M₁₁的源极相连；与第十一晶体管M₃₁同作用的晶体管（图中为与M₃₁并排的，如M_3i，其余用省略号代替），其栅极与第二晶体管M₂的栅极相连，其漏极与第四晶体管M₄的源极相连。

值得注意的是，每个与第二晶体管M₂的栅极连接的晶体管，其均通过电阻与第二晶体管M₂的栅极连接，该电阻用于防止电流过大击穿晶体管。每个与第三晶体管M₃的栅极连接的晶体管，均通过电阻与第三晶体管M₃的栅极连接。

本实施例的同步比较器，实现迟滞可控的工作原理如下：

锁存模块包含一对与非门G₁和G₂将输出端子On和Op上的输出信号进行锁存，一组反馈回路从输出端子On和Op连接到同步比较器模块中的输入。

第一个反馈回路（图中标为1）包含一个与门A₁作为反馈开关，第二个反馈回路（图中与1同在一边，未画出）包含一个与门A₂作为反馈开关，以此类推，第i个反馈回路包含一个与门A_i作为反馈开关。第一个反馈回路中由第十晶体管M₁₁和第十二晶体管M₄₁提供偏置电平，第十一晶体管M₃₁控制迟滞阈值。第十一晶体管M₃₁门极偏置设置为比较器输入的均值，从而避免了迟滞被输入的变化所影响。反馈回路可以被控制信号Hc1打开或关断。

第二个反馈回路包含一个与门A₂作为反馈开关，第二个反馈回路中由晶体管M₁₂和晶体管M₄₂提供偏置电平，晶体管M₃₂控制迟滞阈值。晶体管M₃₂门极偏置设置为比较器输入的均值，从而避免了迟滞被输入的变化所影响。反馈回路可以被控制信号Hc2打开或关断。

以此类推，第i个反馈回路包含一个与门A_i作为反馈开关。第i个反馈回路中由晶体管M_1i和晶体管M_4i提供偏置电平，晶体管M_3i控制迟滞阈值。晶体管M_3i门极偏置设置为比较器输入的均值，从而避免了迟滞被输入的变化所影响。反馈回路可以被控制信号Hci打开或关断。整个电路的迟滞是各组反馈回路的迟滞的总和。

反馈回路组每一路均可被控制信号打开或关断，整个电路的迟滞是各组反馈回路的迟滞的总和。然后通过控制反馈模块的投入与退出，实现迟滞可调的效果，进而调整控制的范围。

本实施例的第一晶体管M₁、第二晶体管M₂、第三晶体管M₃、第四晶体管M₄、第五晶体管M₅、第十晶体管M₁₁和第十一晶体管M₃₁均为NMOS晶体管；第六晶体管M₆、第七晶体管M₇、第八晶体管M₈、第九晶体管M₉和第十二晶体管M₄₁均为PMOS晶体管。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种迟滞可控的同步比较器，包括同步比较器模块和锁存单元；所述同步比较器模块中，第一晶体管M₁的栅极接偏置电压Φ，源极接地；第二晶体管M₂的栅极接输入端Cp，源极接所述第一晶体管M₁的漏极；第三晶体管M₃的栅极接输入端Cn，源极接所述第一晶体管M₁的漏极；第四晶体管M₄的源极和所述第二晶体管M₂的漏极相连；第五晶体管M₅的源极与所述第三晶体管M₃的漏极相连；第六晶体管M₆的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极相连；第七晶体管M₇的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第五晶体管M₅的漏极相连；第八晶体管M₈的栅极与所述第五晶体管M₅的漏极相连，其源极接工作电压VDD，其漏极与所述第四晶体管M₄的漏极和所述第六晶体管M₆的漏极相连；第九晶体管M₉的栅极与所述第四晶体管M₄的漏极相连，其源极接工作电压VDD，其漏极与所述第五晶体管M₅的漏极和所述第七晶体管M₇的漏极相连；

所述锁存单元中，与非门G₁的第一输入口与所述第八晶体管M₈的栅极相连，其第二输入口与输出端子Op相连；与非门G₂的第一输入口与所述第九晶体管M₉的栅极相连，其第二输入口与输出端子On相连；

其特征在于，所述同步比较器包括至少两路的反馈模块，其对称设置在所述同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。

2.如权利要求1所述的同步比较器，其特征在于，所述反馈模块包括第十晶体管M₁₁、第十一晶体管M₃₁、第十二晶体管M₄₁和与门A₁；

所述第十晶体管M₁₁的源极与所述第二晶体管M₂的源极相连；

所述第十一晶体管M₃₁的栅极与所述第二晶体管M₂的栅极相连，其源极与所述第十晶体管M₁₁的漏极相连，其漏极与所述第四晶体管M₄的源极相连；

所述第十二晶体管M₄₁的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第十一晶体管M₃₁的漏极相连；

所述与门A₁的第一输入口与控制信号Hc1相连，其第二输入口与所述输出端子Op相连，其输出口与所述第十晶体管M₁₁的栅极相连。

3.如权利要求2所述的同步比较器，其特征在于，所述第一晶体管M₁、第二晶体管M₂、第三晶体管M₃、第四晶体管M₄、第五晶体管M₅、第十晶体管M₁₁和第十一晶体管M₃₁均为NMOS晶体管。

4.如权利要求2所述的同步比较器，其特征在于，所述第六晶体管M₆、第七晶体管M₇、第八晶体管M₈、第九晶体管M₉和第十二晶体管M₄₁均为PMOS晶体管。

5.如权利要求1-4所述的同步比较器，其特征在于，反馈模块中，所述与门A₁作为反馈开关，由所述第十晶体管M₁₁和第十二晶体管M₄₁提供偏置电平，第十一晶体管M₃₁控制迟滞阈值。

6.如权利要求5所述的同步比较器，其特征在于，当反馈模块为两个以上时，每组反馈模块中：

与所述第十晶体管M₁₁同作用的晶体管，其源极与所述第十晶体管M₁₁的源极相连；

与所述第十一晶体管M₃₁同作用的晶体管，其栅极与所述第二晶体管M₂的栅极相连，其漏极与所述第四晶体管M₄的源极相连。

7.如权利要求6所述的同步比较器，其特征在于，所述第二晶体管M₂的栅极通过电阻与所述反馈模块中的晶体管连接；

所述第三晶体管M₃的栅极通过电阻与所述反馈模块中的晶体管连接。

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