CN103413769B - 晶圆级芯片尺寸封装方法 - Google Patents

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Abstract

一种晶圆级芯片尺寸封装方法,包括:在表面具有多个焊盘的芯片上形成钝化层,钝化层具有露出焊盘的第一开口;在钝化层上形成第一绝缘层,第一绝缘层的第一上表面设有凹槽,凹槽下方设有露出焊盘的第二开口,凹槽底部为第一绝缘层的第二上表面;形成覆盖凹槽及焊盘的再布线,再布线的上表面低于第一绝缘层的第一上表面;在第一绝缘层及再布线上形成第二绝缘层,第二绝缘层具有露出再布线的第三开口;在第三开口下方的再布线上形成金属焊球。利用该封装方法所形成的晶圆级芯片尺寸封装结构不存在漏电流的问题。

Description

晶圆级芯片尺寸封装方法
技术领域
本发明涉及半导体封装领域,特别是涉及一种晶圆级芯片尺寸封装方法。
背景技术
晶圆级芯片尺寸封装(WaferLevelChipScalePackaging,简称WLCSP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术,它彻底颠覆了传统封装,如陶瓷无引线芯片载具(CeramicLeadlessChipCarrier)、有机无引线芯片载具(OrganicLeadlessChipCarrier)的模式,顺应了市场对微电子产品日益轻、小、短、薄化和低价化的要求。经晶圆级芯片尺寸封装技术封装后的芯片尺寸达到了高度微型化,芯片成本随着芯片尺寸的减小和晶圆尺寸的增大而显著降低。
现有一种晶圆级芯片尺寸封装方法包括:
如图1所示,在表面具有多个(图中仅显示出一个)焊盘P的芯片1上形成钝化层2,钝化层2具有露出焊盘P的第一开口(未标识);在钝化层2上形成第一绝缘层3,第一绝缘层3具有露出焊盘P的第二开口(未标识),第一绝缘层3的上表面S是平坦的;
如图2所示,在第一绝缘层3和焊盘P上形成金属种子材料层4a,在金属种子材料层4a上形成第一图形化光刻胶层5,第一图形化光刻胶层5具有露出部分金属种子材料层4a的第三开口(未标识),且所述第三开口与焊盘P的位置对应;
继续参照图2所示,以第一图形化光刻胶层5为掩模,在所述第三开口下方的金属种子材料层4a上形成再布线6,使得再布线6与焊盘P电连接,芯片1上位于同一层的再布线6之间被第一图形化光刻胶层5隔开;
如图3所示,去除第一图形化光刻胶层5(如图2所示),在第一图形化光刻胶层5所在位置形成开口7;
如图4所示,以再布线6为掩模对金属种子材料层4a(如图3所示)进行刻蚀,以去除开口7下方的金属种子材料层4a,形成多个间隔开的金属种子层4;
如图5所示,在第一绝缘层3及再布线6上形成第二绝缘层8,第二绝缘层8具有露出再布线6末端的第四开口(未标识),芯片1上位于同一层的再布线6之间被保护层8电隔离、同一层的金属种子层4之间被第二绝缘层8电隔离;
如图6所示,在所述第四开口下方的再布线6上形成金属焊球9。
但是,利用上述现有晶圆级芯片尺寸封装方法所形成的晶圆级芯片尺寸封装结构存在漏电流的问题。
发明内容
本发明要解决的问题是:利用现有晶圆级芯片尺寸封装方法所形成的晶圆级芯片尺寸封装结构存在漏电流的问题。
为解决上述问题,本发明提供了一种晶圆级芯片尺寸封装方法,包括:
在表面具有多个焊盘的芯片上形成钝化层,所述钝化层具有露出焊盘的第一开口;
在所述钝化层上形成第一绝缘层,所述第一绝缘层的第一上表面设有凹槽,所述凹槽下方设有露出焊盘的第二开口,所述凹槽底部为所述第一绝缘层的第二上表面;
形成覆盖所述凹槽及焊盘的再布线,所述再布线的上表面低于所述第一绝缘层的第一上表面;
在所述第一绝缘层及再布线上形成第二绝缘层,所述第二绝缘层具有露出再布线的第三开口;
在所述第三开口下方的再布线上形成金属焊球。
可选的,所述第一绝缘层为绝缘的光敏材料层。
可选的,所述光敏材料层的材料为聚酰亚胺或光刻胶。
可选的,在所述钝化层上形成第一绝缘层的方法包括:
形成覆盖在所述钝化层上、填充在所述第一开口内的绝缘材料层;
利用掩膜版对所述绝缘材料层进行曝光,所述掩膜版包括:透明基板;位于所述透明基板上的图形化遮光层,所述图形化遮光层具有露出透明基板的开口,所述开口分为至少一个第一开口单元和至少一个第二开口单元,所述掩膜版上对应第一开口单元的区域为第一透光区域、对应第二开口单元的区域为第二透光区域,所述第一开口单元底部露出透明基板,所述第二透光区域的透光率小于透明基板的透光率;
曝光之后进行显影,以形成所述第一绝缘层,所述第一上表面与所述第一透光区域的位置对应,所述第二上表面与所述第二透光区域的位置对应,所述第二开口与掩膜版上遮光层的位置对应。
可选的,所述第二开口单元底部覆盖有透光薄膜。
可选的,所述透光薄膜的透光率为40%至60%。
可选的,所述透光薄膜的材料为金属。
可选的,所述金属为铬,所述透光薄膜的厚度大于0、小于等于50nm。
可选的,所述第二开口单元下方的透明基板内掺杂有金属。
可选的,所述第二透光区域的透光率为40%至60%。
可选的,所述金属为铬。
可选的,在所述凹槽内形成再布线的方法包括:
在所述第一绝缘层上形成露出所述凹槽的第一图形化掩模层;
以所述第一图形化掩模层为掩模,在所述凹槽内形成再布线;
形成所述再布线后,去除所述第一图形化掩模层。
可选的,还包括:在所述凹槽内形成位于所述再布线下方的金属种子层。
可选的,在所述凹槽内形成金属种子层的方法包括:
在形成所述第一绝缘层之后、形成所述第一图形化掩模层之前,在所述第一绝缘层、凹槽及焊盘上形成金属种子材料层;
在去除所述第一图形化掩模层之后、形成所述第二绝缘层之前,以所述再布线为掩模,对所述金属种子材料层进行刻蚀,以形成所述金属种子层。
可选的,在所述凹槽内形成金属种子层的方法包括:在形成所述第一图形化掩模层之后、形成所述再布线之前,以所述第一图形化掩模层为掩模,在所述凹槽内形成金属种子层。
可选的,在形成所述第二绝缘层之后、形成所述金属焊球之前,还包括:
在所述金属焊球与所述第三开口下方的再布线之间形成凸点底部金属层,所述凸点底部金属层包括扩散阻挡金属层、及位于所述扩散阻挡金属层上的浸润金属层。
可选的,所述凸点底部金属层的形成方法包括:
形成覆盖在所述第二绝缘层上、填充在所述第三开口内的扩散阻挡金属材料层;
在所述扩散阻挡金属材料层上形成第二图形化掩模层,所述第二图形化掩模层具有露出所述扩散阻挡金属材料层的窗口;
以所述第二图形化掩模层为掩模,在所述窗口内形成浸润金属层;
去除所述第二图形化掩模层之后,以所述浸润金属层为掩模,对所述扩散阻挡金属材料层进行刻蚀,以形成所述扩散阻挡金属层。
与现有技术相比,本发明的技术方案具有以下优点:
由于第一绝缘层的第一上表面设有凹槽,使得第一绝缘层的上表面高度不一致,由于再布线位于凹槽内、且再布线的上表面低于第一绝缘层的第一上表面,因此,芯片上位于同一层的再布线均埋入第一绝缘层内,使得同一层的再布线之间被第一绝缘层电隔离,在芯片工作时,再布线所产生的电流在第一绝缘层的绝缘作用下,不会向位于同一层的其他再布线泄露,因而消除了晶圆级芯片尺寸封装结构存在漏电流的可能。
附图说明
图1至图6是现有晶圆级芯片尺寸封装结构在各个制作阶段的剖面结构示意图;
图7是图17是本发明的第一实施例中晶圆级芯片尺寸封装结构在各个制作阶段的剖面结构示意图,其中,图8(a)是所采用掩膜版的剖面结构示意图,图8(b)是晶圆级芯片尺寸封装结构该制作阶段的剖面结构示意图;
图18是本发明的第二实施例中在晶圆级芯片尺寸封装结构上形成第一绝缘层的制作示意图,其中,图18(a)是所采用掩膜版的剖面结构示意图,图18(b)是晶圆级芯片尺寸封装结构该制作阶段的剖面结构示意图。
具体实施方式
经研究发现,造成利用现有晶圆级芯片尺寸封装方法所形成的晶圆级芯片尺寸封装结构存在漏电流的问题的原因为:
如图3所示,金属种子材料层4a的材料一般为钛铜合金,第一绝缘层3一般为有机物(如聚酰亚胺),在第一绝缘层3与金属种子材料层4a接触的表面,即第一绝缘层3的上表面S容易形成钛键,结合图4所示,形成金属种子层4之后,开口7下方的第一绝缘层3上表面S仍存在钛键;如图5所示,虽然芯片1上位于同一层的金属种子层4之间被第二绝缘层8隔开,但是,由于开口7下方的第一绝缘层3上表面S(结合图4所示)仍存在钛键,而位于同一层的金属种子层4也均位于第一绝缘层3的上表面S上,因此,当芯片1在高电压、高电流的条件下工作时,再布线6所产生的电流会通过其下方的金属种子层4、第一绝缘层3上表面S的钛键向位于同一层的其他再布线6处泄露,造成晶圆级芯片尺寸封装结构存在漏电流。
为了解决上述问题,本发明提供了一种改进的晶圆级芯片尺寸封装方法,该方法在第一绝缘层的第一上表面设置凹槽,使得第一绝缘层的上表面高度不一致,并使再布线位于凹槽内、且再布线的上表面低于第一绝缘层的第一上表面,使得芯片上位于同一层的再布线均埋入第一绝缘层内,进而使得同一层的再布线之间被第一绝缘层电隔离,在芯片工作时,再布线所产生的电流在第一绝缘层的绝缘作用下,不会向位于同一层的其他再布线泄露,因而消除了晶圆级芯片尺寸封装结构存在漏电流的可能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
首先,如图7所示,在表面具有多个焊盘P的芯片100上形成钝化层110,钝化层110具有露出焊盘P的第一开口(未标识)。
焊盘P是芯片100的功能输出端子,并最终通过后续形成的金属焊球190(参考图17所示)实现电性功能的传导过渡。在本实施例中,焊盘P的材料为铜或铝。
钝化层110用于保护芯片100中的电路。在本实施例中,钝化层110的材料为氧化硅、氮化硅、氮氧化硅、聚酰亚胺(polyimide,简称PI)、苯三聚丁烯等介电材料或它们的组合物。
然后,如图8(b)所示,在钝化层110上形成第一绝缘层120,第一绝缘层120的第一上表面S1设有凹槽121,凹槽121下方设有露出焊盘P的第二开口122,凹槽121底部为第一绝缘层120的第二上表面S2。
由于凹槽121设置在第一绝缘层120的第一上表面S1上,因此,凹槽121的底部低于第一绝缘层120的第一上表面S1,故第一绝缘层120的第一上表面S1高于第一绝缘层120的第二上表面S2,换言之,第一绝缘层120的上表面高度不一致。定义具有第一上表面S1的第一绝缘层部分为第一绝缘层单元123,定义具有第二上表面S2的第一绝缘层部分为第二绝缘层单元124。
第一绝缘层120用于使后续形成的再布线(参考图10)之间电隔离。在本实施例中,第一绝缘层120为绝缘的光敏材料层,利用光刻工艺可以对所述光敏材料层进行图形化,以获得所需图形。在具体实施例中,所述光敏材料层为聚酰亚胺或光刻胶。
在本实施例中,在钝化层110上形成第一绝缘层120的方法包括:
形成覆盖在钝化层110上、填充在所述第一开口内的绝缘材料层(未图示);
如图8所示,利用掩膜版200对所述绝缘材料层进行曝光,掩膜版200包括:透明基板210;位于透明基板210上的图形化遮光层220,图形化遮光层220具有露出透明基板210的开口230,开口230分为至少一个第一开口单元231和至少一个第二开口单元232,掩膜版200上对应第一开口单元231的区域为第一透光区域、对应第二开口单元232的区域为第二透光区域,第一开口单元231的底部露出透明基板210,第二开口单元232的底部覆盖有透光薄膜240;
曝光之后进行显影,以形成第一绝缘层120,第一绝缘层120的第一上表面S1与所述第一透光区域的位置对应,第一绝缘层120的第二上表面S2与所述第二透光区域的位置对应,第一绝缘层120上第二开口122与掩膜版200上遮光层的位置对应。
由于第一开口单元231的底部有露出透明基板210,因此,所述第一透光区域的透光率等于透明基板210的透光率。由于第二开口单元232的底部覆盖有透光薄膜240,因此,所述第二透光区域的透光率小于透明基板210的透光率。换言之,掩膜版200的透光区域具有两种不同的透光率,且所述第二透光区域的透光率小于第一透光区域的透光率。
由于掩膜版200上所述第一透光区域和第二透光区域的透光率不同,因此,在利用掩膜版200对所述绝缘材料层进行曝光时,光线对掩膜版透光区域下方的绝缘材料层的光照强度是不一致的,其中,光线对掩膜版第一透光区域下方的绝缘材料层的光照强度,大于光线对掩膜版第二透光区域下方的绝缘材料层的光照强度,因此,对绝缘材料层进行显影后,在对应掩膜版第一透光区域位置所形成第一绝缘层单元123的第一上表面S1,高于在对应掩膜版第二透光区域位置所形成第一绝缘层单元124的第二上表面S2。
透明基板210的材料一般为石英玻璃,石英玻璃的透光率一般为90%左右。为了使得第一绝缘层120的第一上表面S1,与第一绝缘层120的第二上表面S2之间存在明显的高度差,在本实施例中,透光薄膜240的透光率设置为40%至60%。
在具体应用中,通过改变透光薄膜240的材料以及厚度等,可以对透光薄膜240的透光率作调整。在本实施例中,透光薄膜240的材料为金属。例如,透光薄膜240的材料可以为铬,当铬金属层的厚度很薄时,光线可以透过铬金属层。在具体实施例中,当铬金属层的厚度大于0、小于等于50nm时,光线可以透过铬金属层。
在其他实施例中,透光薄膜240的材料也可以为其他光线可以透过的金属。
在其他实施例中,透光薄膜240也可以为其他光线可以透过的材料,如透明塑料。
为了防止透光薄膜240会影响掩膜版200的曝光效果,透光薄膜240的厚度小于图形化遮光层220的厚度。
在本实施例中,图形化遮光层220的材料为铬。
然后,如图9所示,在第一绝缘层120、凹槽121及焊盘P上形成金属种子材料层130a,在金属种子材料层130a上形成第一图形化掩模层140,第一图形化掩模层140露出凹槽121。
在本实施例中,金属种子材料层130a的材料含有Ti,金属种子材料层130a的形成方法为化学镀、电镀法或物理气相沉积。在其它实施例中,金属种子材料层130a的材料还可以包括Al、Ni、Cu、Cr、Au中的一种或多种。
在本实施例中,第一图形化掩模层140的材料为光刻胶。
然后,如图10所示,在凹槽121及焊盘P上形成位于金属种子材料层130a上的再布线150,再布线150的上表面S3低于第一绝缘层120的第一上表面S1。
由于再布线150的上表面S3低于第一绝缘层120的第一上表面S1,因此,可以视作再布线150埋入第一绝缘层120内,且芯片100上位于同一层的再布线150之间被第一绝缘层120电隔离。
在本实施例中,在凹槽121内形成再布线150的方法包括:以第一图形化掩模层140为掩模,在凹槽121内形成再布线150。
在本实施例中,再布线150的材料为Cu,再布线150的形成方法为化学镀、电镀法或物理气相沉积。在其他实施例中,再布线150为Ni层与SnAg层的叠层。
然后,如图11所示,去除第一图形化掩模层140(如图10所示)。
在本实施例中,利用显影液去除第一图形化掩模层140。
然后,如图12所示,以再布线150为掩模对金属种子材料层130a(如图11所示)进行刻蚀,以形成金属种子层130。
经过刻蚀之后,未被再布线150覆盖住的金属种子材料层130a(如图11所示)被去除,使得芯片100上位于同一层的金属种子层130之间被第一绝缘层120电隔离。由于金属种子层130位于凹槽121内、且位于再布线150下方,因此,可以视作金属种子层130埋入第一绝缘层120内。
然后,如图13所示,在第一绝缘层120及再布线150上形成第二绝缘层160,第二绝缘层160具有露出再布线150的第三开口161。
在本实施例中,第三开口161位于再布线150的末端。
在本实施例中,第二绝缘层160的材料为聚酰亚胺或光刻胶。
在本实施例中,虽然同一层的再布线150之间的第一绝缘层120的第一上表面S1存在钛键,但是,由于芯片100上位于同一层的再布线150均埋入第一绝缘层120内,因此,同一层的再布线150之间会被第一绝缘层120电隔离,在芯片100工作时,再布线150所产生的电流在第一绝缘层120的绝缘作用下,不会向位于同一层的其他再布线150泄露,因而消除了晶圆级芯片尺寸封装结构存在漏电流的可能。
然后,在所述第三开口下方的再布线上形成凸点底部金属层(UnderBumpMetallization,简称UBM)。
在本实施例中,形成所述凸点底部金属层的方法包括:
如图14所示,形成覆盖在第二绝缘层160上、填充在第三开口161(如图13所示)内的扩散阻挡金属材料层171a;
在扩散阻挡金属材料层171a上形成第二图形化掩模层180,第二图形化掩模层180具有露出扩散阻挡金属材料层171a的窗口(未标识),该窗口的位置与第三开口161(如图13所示)的位置对应;
如图15所示,以第二图形化掩模层180为掩模,在所述窗口内形成浸润金属层172;
如图16所示,去除第二图形化掩模层180(如图15所示)之后,以浸润金属层172为掩模,对扩散阻挡金属材料层171a(如图15所示)进行刻蚀,以形成扩散阻挡金属层171,凸点底部金属层170包括扩散阻挡金属层171和浸润金属层172。
在具体实施例中,形成扩散阻挡金属材料层171a、浸润金属层172的方法为化学镀、电镀法或物理气相沉积。
在具体实施例中,扩散阻挡金属层171的材料为Ni、Cu中的一种或多种,浸润金属层172的材料为Sn、Au、Ag、Cu中的一种或多种。
在具体实施例中,第二图形化掩模层180的材料为光刻胶。
然后,如图17所示,在凸点底部金属层170上形成金属焊球190。
在本实施例中,金属焊球190的材料为SnAgCu合金、SnAgCuNi合金或SnPb合金。
在金属焊球190与再布线150之间形成扩散阻挡金属层171之后,可以防止形成界面合金共化物和空洞。由于扩散阻挡金属层171容易氧化,因而在扩散阻挡金属层171上方形成浸润金属层172,以防止扩散阻挡金属层171的氧化。另外,浸润金属层172可以增加金属焊球190的附着力。
第二实施例
第二实施例与第一实施例之间的区别在于:在第二实施例中,如图18所示,形成第一绝缘层120的步骤中,所采用掩膜版200的开口230中第二开口单元232下方的透明基板210内掺杂有金属250。透明基板210内掺杂有金属250之后,透明基板的透光率会减小,因此,掩膜版上对应第一开口单元231的区域(即第一透光区域)的透光率,大于掩膜版上对应第二开口单元232的区域(即第二透光区域)的透光率。
在本实施例中,第二开口单元232下方的透明基板210的整个厚度内均掺杂有金属250。
在本实施例中,金属250为铬。在其他实施例中,金属250也可以为其他能使透明基板透光率减小的金属。
透明基板210的材料一般为石英玻璃,石英玻璃的透光率一般为90%左右。为了使得第一绝缘层120的第一上表面S1与第二上表面S2之间存在明显的高度差,在本实施例中,所述第二透光区域(即掺杂有金属的透明基板)的透光率设置为40%至60%。
第三实施例
第三实施例与第一实施例、第二实施例中任意一个实施例之间的区别在于:在第三实施例中,在形成所述第一图形化掩模层之前,不形成金属种子材料层,形成所述第一图形化掩模层之后,以所述第一图形化掩模层为掩模,直接在所述凹槽及焊盘上形成金属种子层,再以所述第一图形化掩模层为掩模,在所述金属种子层上形成再布线。
在本发明中,也可以采用曝光、显影以外的其他方法来形成所述第一绝缘层。当采用本发明所给实施例的方法来形成所述第一绝缘层时,具有以下有益效果:不用改变现有晶圆级芯片尺寸封装方法的工艺步骤,只需要在形成所述第一绝缘层的工艺步骤中采用本发明所提供的新型掩膜版即可。
在其他实施例中,再布线与金属焊球之间也可以没有凸点底部金属层。
本发明中,各实施例采用递进式写法,重点描述与前述实施例的不同之处,各实施例中的相同部分可以参照前述实施例。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种晶圆级芯片尺寸封装方法,其特征在于,包括:
在表面具有多个焊盘的芯片上形成钝化层,所述钝化层具有露出焊盘的第一开口;
在所述钝化层上形成第一绝缘层,所述第一绝缘层的第一上表面设有凹槽,所述凹槽下方设有露出焊盘的第二开口,所述凹槽底部为所述第一绝缘层的第二上表面;
形成覆盖所述凹槽及焊盘的再布线,所述再布线的上表面低于所述第一绝缘层的第一上表面,且整个所述再布线埋入所述第一绝缘层的凹槽内,使得所述芯片上位于同一层的所述再布线之间被第一绝缘层电隔离;
在所述第一绝缘层及再布线上形成第二绝缘层,所述第二绝缘层具有露出再布线的第三开口;
在所述第三开口下方的再布线上形成金属焊球。
2.根据权利要求1所述的封装方法,其特征在于,所述第一绝缘层为绝缘的光敏材料层。
3.根据权利要求2所述的封装方法,其特征在于,所述光敏材料层的材料为聚酰亚胺或光刻胶。
4.根据权利要求2所述的封装方法,其特征在于,在所述钝化层上形成第一绝缘层的方法包括:
形成覆盖在所述钝化层上、填充在所述第一开口内的绝缘材料层;
利用掩膜版对所述绝缘材料层进行曝光,所述掩膜版包括:透明基板;位于所述透明基板上的图形化遮光层,所述图形化遮光层具有露出透明基板的开口,所述开口分为至少一个第一开口单元和至少一个第二开口单元,所述掩膜版上对应第一开口单元的区域为第一透光区域、对应第二开口单元的区域为第二透光区域,所述第一开口单元底部露出透明基板,所述第二透光区域的透光率小于透明基板的透光率;
曝光之后进行显影,以形成所述第一绝缘层,所述第一上表面与所述第一透光区域的位置对应,所述第二上表面与所述第二透光区域的位置对应,所述第二开口与掩膜版上遮光层的位置对应。
5.根据权利要求4所述的封装方法,其特征在于,所述第二开口单元底部覆盖有透光薄膜。
6.根据权利要求5所述的封装方法,其特征在于,所述透光薄膜的透光率为40%至60%。
7.根据权利要求5所述的封装方法,其特征在于,所述透光薄膜的材料为金属。
8.根据权利要求7所述的封装方法,其特征在于,所述金属为铬,所述透光薄膜的厚度大于0、小于等于50nm。
9.根据权利要求4所述的封装方法,其特征在于,所述第二开口单元下方的透明基板内掺杂有金属。
10.根据权利要求9所述的封装方法,其特征在于,所述第二透光区域的透光率为40%至60%。
11.根据权利要求9所述的封装方法,其特征在于,所述金属为铬。
12.根据权利要求1所述的封装方法,其特征在于,在所述凹槽内形成再布线的方法包括:
在所述第一绝缘层上形成露出所述凹槽的第一图形化掩模层;
以所述第一图形化掩模层为掩模,在所述凹槽内形成再布线;
形成所述再布线后,去除所述第一图形化掩模层。
13.根据权利要求12所述的封装方法,其特征在于,还包括:在所述凹槽内形成位于所述再布线下方的金属种子层。
14.根据权利要求13所述的封装方法,其特征在于,在所述凹槽内形成金属种子层的方法包括:
在形成所述第一绝缘层之后、形成所述第一图形化掩模层之前,在所述第一绝缘层、凹槽及焊盘上形成金属种子材料层;
在去除所述第一图形化掩模层之后、形成所述第二绝缘层之前,以所述再布线为掩模,对所述金属种子材料层进行刻蚀,以形成所述金属种子层。
15.根据权利要求13所述的封装方法,其特征在于,在所述凹槽内形成金属种子层的方法包括:在形成所述第一图形化掩模层之后、形成所述再布线之前,以所述第一图形化掩模层为掩模,在所述凹槽内形成金属种子层。
16.根据权利要求1所述的封装方法,其特征在于,在形成所述第二绝缘层之后、形成所述金属焊球之前,还包括:
在所述金属焊球与所述第三开口下方的再布线之间形成凸点底部金属层,所述凸点底部金属层包括扩散阻挡金属层、及位于所述扩散阻挡金属层上的浸润金属层。
17.根据权利要求16所述的封装方法,其特征在于,所述凸点底部金属层的形成方法包括:
形成覆盖在所述第二绝缘层上、填充在所述第三开口内的扩散阻挡金属材料层;
在所述扩散阻挡金属材料层上形成第二图形化掩模层,所述第二图形化掩模层具有露出所述扩散阻挡金属材料层的窗口;
以所述第二图形化掩模层为掩模,在所述窗口内形成浸润金属层;
去除所述第二图形化掩模层之后,以所述浸润金属层为掩模,对所述扩散阻挡金属材料层进行刻蚀,以形成所述扩散阻挡金属层。
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* Cited by examiner, † Cited by third party
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CN104392939B (zh) * 2014-10-27 2017-09-01 中国科学院上海微系统与信息技术研究所 纳米孪晶铜再布线的制备方法
US20180301488A1 (en) * 2015-10-28 2018-10-18 China Wafer Level Csp Co., Ltd. Image sensing chip packaging structure and packaging method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102915978A (zh) * 2012-11-08 2013-02-06 南通富士通微电子股份有限公司 半导体封装结构
CN202917474U (zh) * 2012-11-08 2013-05-01 南通富士通微电子股份有限公司 半导体封装结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6743660B2 (en) * 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
KR100448344B1 (ko) * 2002-10-22 2004-09-13 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102915978A (zh) * 2012-11-08 2013-02-06 南通富士通微电子股份有限公司 半导体封装结构
CN202917474U (zh) * 2012-11-08 2013-05-01 南通富士通微电子股份有限公司 半导体封装结构

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