CN103377886A - 硬掩膜层结构及其制造方法和半导体器件制造方法 - Google Patents
硬掩膜层结构及其制造方法和半导体器件制造方法 Download PDFInfo
- Publication number
- CN103377886A CN103377886A CN2012101099195A CN201210109919A CN103377886A CN 103377886 A CN103377886 A CN 103377886A CN 2012101099195 A CN2012101099195 A CN 2012101099195A CN 201210109919 A CN201210109919 A CN 201210109919A CN 103377886 A CN103377886 A CN 103377886A
- Authority
- CN
- China
- Prior art keywords
- hard mask
- mask layer
- teos
- layer structure
- carbon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种硬掩膜层结构及其制造方法和半导体制造方法，通过在含碳低K介质层上方无氧等离子体增强沉积第一TEOS硬掩膜层，然后再通过有氧等离子体增强沉积第二TEOS硬掩膜层，第一TEOS硬掩膜层能够改善现有技术TEOS硬掩膜层沉积时对下层含碳低K介质层表面的碳损耗，抑制下层含碳低K介质层界面无碳氧化物的形成，并且起到缓冲层作用，缓和了第二TEOS硬掩膜层、无碳氧化物与含碳低K介质层的湿法刻蚀选择比差异，从而避免了湿法清洗后硬掩膜层结构与含碳低K介质层界面的底部切口损伤，增大了形成的通孔和沟槽的工艺窗口。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种硬掩膜层结构及其制造方法和半导体制造方法。
背景技术
在集成电路金属互连线制造中，低k介电材料被广泛用于替代SiO2以缩短RC延时。45nm及以下工艺将一般会使用碳掺杂低K材料，通过其良好的机械性能、热和化学特性来提高集成电路的性能。
低介电常数材料通常包括氧化物(如SiOF)和有机聚合物两大类。其中，SiOF的K值为3.5，K值的降低幅度不大，并且，所含的F会与水汽反应，导致互连线的可靠性问题。有机聚合物的介电常数K较低，填充性能较好，但尺寸稳定性、热稳定性和热导率比氧化物的差，而且，分解温度较低使得有机聚合物材料难以经受高的工艺温度。大多数低K材料需要具有衬垫层以改善和基片的结合性能，在它的上面还需要设置有覆盖层以抗水汽。涂覆工艺通常包括旋转涂覆及PECVD、PETEOSCVD、HD PCVD等。
近年来，以正硅酸乙酯溶液(TEOS)为基本原料，用等离子体增强方法淀积氧化硅膜(PETEOS)的技术在超大规模集成电路(Very Large ScaleIntegration，VLSI)工艺中越来越得到重视，PETEOS工艺的优点之一是台阶覆盖性好，当VLSI的线条尺寸小于1μm时，原来用硅烷(SiH4)作源淀积氧化硅膜的台阶覆盖性已不能满足要求，导致在线条之间存在低密度区域或空洞，使产品成品率及可靠性降低。而采用TEOS作原料生长氧化硅膜时，因TEOS的表面迁移率大，可避免低密度区域或空洞的产生，可覆盖高宽比达1∶1的互连线空间。PETEOS良好的台阶覆盖率来源于TEOS的低的表面粘附系数。由于表面粘附系数取决于表面温度及低能离子轰击(由低频RF功率引起)。因此改变低频RF功率能改变台阶覆盖能力。增加低频RF功率，会增加低能离子轰击效应，故台阶覆盖率上升。但当低频RF功率大于60％以后，离子轰击能量过强，加速了TEOS在衬底表面的反应，使粘附系数增加。
PETEOS工艺的另一优点是由于采用等离子体激活，淀积薄膜的温度可以由原来的700℃降低到200～300℃，这使PETEOS工艺特别适用于VLSI金属化后介质膜的淀积，以避免过高的温度引起的金属化的退化。
如图1所示，在低K双镶嵌铜互连工艺中，通常采用等离子体干法蚀刻工艺，蚀刻具有金属硬掩膜层103和PETEOS硬掩膜层102的低K介质层101，形成竖直侧壁的沟槽105和通孔104。在等离子体干法蚀刻工艺中，一般会在沟槽105和通孔104的侧壁形成少量的聚合物(barrier/seed layer)，它有助于保护蚀刻掩膜下的低K材料并获得竖直的侧壁轮廓。然而，其他一些比较特殊的蚀刻残留物，比如铜氧化物和聚合物的混合体，也存在于通孔的底部。为了在先进的IC器件中得到高可靠性低电阻率的互连线，侧壁的聚合物在通孔底部的残留微粒必须在下一步工艺步骤之前去除。为了去除这些蚀刻残留物，现有技术中通常使用包括O2、NF3/Ar、He/H2等离子体化学物，或者采用DHF(稀释的氢氟酸)之类的化学试剂去除残留的聚合物。
在SEM下观察清洗聚合物残留后的IC器件发现，刻蚀的沟槽和通孔后的低K介质层表层存在底部切口(undercut)损伤106，这种损伤产生的主要原因是低K介质层非常软，很容易被高能量攻击，在PETEOS HM工艺(PETEOS硬掩膜层沉积工艺)中，氧等离子使得接触界面的低k介质层中原本含有的碳被消耗掉(Carbon Lossing)，导致低k介质层顶部表层转化为一层SiO2薄膜，SiO2薄膜与低k介质层相比具有很高的湿法刻蚀选择比(如300∶1)，当利用DHF等清洗剂进行残留物清洗时，很容易被刻蚀掉，进而在PETEOS硬掩膜层102与低k介质层101的界面形成底部切口损伤106。这种底部切口损伤106会使得PETEOS硬掩膜层102很容易被剥离(peeling)，并且使得后续铜填充之前生长的阻挡/籽晶层(barrier/seed layer)出现断接现象，严重影响铜填充的性能，进而影响互连线的导电等性能。
发明内容
本发明的目的在于提供一种硬掩膜层结构及其制造方法和半导体制造方法，能够改善现有技术的TEOS硬掩膜层沉积时对底层含碳低K介质层表面的碳损耗，避免湿法清洗后硬掩膜层结构与含碳低K介质层界面的底部切口损伤，增大了通孔和沟槽的工艺窗口。
为了解决上述问题，本发明提供一种硬掩膜层结构制造方法，包括：
提供一形成有含碳低K介质层的半导体衬底；
通过无氧等离子体增强沉积法在所述含碳低K介质层上形成第一TEOS硬掩膜层；
通过有氧等离子体增强沉积法在所述第一TEOS硬掩膜层上形成第二TEOS硬掩膜层。
进一步的，所述第一TEOS硬掩膜层的厚度为
进一步的，形成第一TEOS硬掩膜层的无氧等离子体增强沉积参数包括：TEOS的供应速率为100～300mg/min；He的气体流量为2000～4000sccm；Ar的气体流量为1000～2000sccm；高频射频功率为300～600瓦；低频射频功率为150～250瓦；处理压力为3～8torr。
进一步的，所述方法还包括：在第二TEOS硬掩膜层上沉积金属硬掩膜层。
进一步的，所述金属硬掩膜层为TiN和/或TaN。
本发明还提供一种硬掩膜层结构，包括通过无氧等离子体增强沉积法形成的第一TEOS硬掩膜层，以及通过有氧等离子体增强沉积法形成于第一TEOS硬掩膜层上的第二TEOS硬掩膜层。
进一步的，所述硬掩膜层结构还包括位于第二TEOS硬掩膜层上的金属硬掩膜层。
本发明还提供一种半导体器件制造方法，使用上述的硬掩膜层结构制造方法形成硬掩膜层结构。
与现有技术相比，本发明提供的硬掩膜层结构及其制造方法和半导体制造方法，通过在含碳低K介质层上方无氧等离子体增强沉积第一TEOS硬掩膜层，然后再通过有氧等离子体增强沉积第二TEOS硬掩膜层，第一TEOS硬掩膜层能够改善现有技术TEOS硬掩膜层沉积时对下层含碳低K介质层表面的碳损耗，抑制下层含碳低K介质层界面无碳氧化物的形成，并且起到缓冲层作用，缓和了第二TEOS硬掩膜层、无碳氧化物与含碳低K介质层的湿法刻蚀选择比差异，从而避免了湿法清洗后硬掩膜层结构与含碳低K介质层界面的底部切口损伤，增大了形成的通孔和沟槽的工艺窗口。
附图说明
图1是现有技术的一种双镶嵌互连工艺的半导体器件剖视结构图；
图2是本发明具体实施例的硬掩膜层结构的制造方法流程图；
图3A～3C是本发明具体实施例的半导体器件制造过程中的结构剖视图。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件的制造方法作进一步详细说明。
如图2所示，本发明提供一种硬掩膜层结构制造方法，包括以下步骤：
S1，提供一形成有含碳低K介质层的半导体衬底；
S2，通过无氧等离子体增强沉积法在所述含碳低K介质层上形成第一TEOS硬掩膜层；
S3，通过有氧等离子体增强沉积法在所述第一TEOS硬掩膜层上形成第二TEOS硬掩膜层；
S4，在所述第二TEOS硬掩膜层上沉积金属硬掩膜层。
请参考图3A，步骤S1中，提供的半导体衬底300可以为硅衬底、绝缘体上硅衬底等，在半导体衬底300上形成有含碳低K介质层301。本实施例中，提供的半导体衬底300为双镶嵌铜互连制程中的互连层衬底，例如包含底层金属层M1的衬底，也可以是其他金属层Mx衬底或者通孔层Vx衬底；含碳低K介质层301可以为掺碳二氧化硅(SiOCH)、三甲基硅烷((CH3)3SH)、四甲基环四硅氧烷、甲基二乙氧基硅烷等等。
请参考图3B，在步骤S2中，通过无氧等离子体增强沉积法(PECVD)在所述含碳低K介质层301上形成第一TEOS硬掩膜层302，反应式如下：
TEOS+He/Ar→SiO2+副产物
本实施例中，形成第一TEOS硬掩膜层302的无氧等离子体增强沉积参数包括：TEOS的供应速率为100～300mg/min，例如是150mg/min、200mg/min等；He的气体流量为2000～4000sccm；Ar的气体流量为1000～2000sccm；高频射频功率为300～600瓦；低频射频功率为150～250瓦；处理压力为3～8torr。优选的，所述第一TEOS硬掩膜层302的厚度为
由于第一TEOS硬掩膜层302是通过无氧等离子体增强沉积法(PECVD)沉积的，所以其沉积不会造成含碳低K介质层301界面的碳损耗。
请继续参考图3B，在步骤S3中，通过有氧等离子体增强沉积法在所述第一TEOS硬掩膜层302上形成第二TEOS硬掩膜层303，通常称为PETEOS。有氧等离子体增强沉积法中除通入的气体包括TEOS、氦气、氩气等惰性气体外，还通入氧气或臭氧以提供氧等离子体，反应式如下：
TEOS+O+He/Ar→SiO2+副产物
其中，第二TEOS硬掩膜层303的有氧等离子体增强沉积工艺是现有技术中常用的硬掩膜工艺，在此不再赘述。
由于第一TEOS硬掩膜层302的缓冲和阻挡作用，第二TEOS硬掩膜层303沉积过程中的氧等离子不容易穿透第一TEOS硬掩膜层302来消耗含碳低K介质层301界面的碳，避免碳低K介质层301界面无碳氧化物的形成。
请继续参考图3B，本实施例是双镶嵌铜互连工艺中通孔305和/或沟槽306刻蚀步骤前的硬掩膜工艺，因此在步骤S4中，还在第二TEOS硬掩膜层303上沉积了金属硬掩膜层304，所述金属硬掩膜层304例如是TiN和/或TaN等，以获得对低K介质层301而言更好的蚀刻选择比，有利于后续通孔和/或沟槽刻蚀出良好的形貌，并减少低K介质层301的刻蚀损伤。其中，金属硬掩膜层304的沉积工艺属于本领域技术人员熟知的工艺，在此不再赘述。因此，本实施例的硬掩膜层结构包括：第一TEOS硬掩膜层302、第二TEOS硬掩膜层303和金属硬掩膜层304。
请参考图3C，通过本实施例的硬掩膜层结构刻蚀形成的带有通孔305和沟槽306的半导体器件结构，由于在碳低K介质层301界面没有无碳氧化物的形成，湿法清洗后进行SEM观测发现：在低K介质层301与第一TEOS硬掩膜层302的界面没有出现底部切口(如图3C的307所示)，维持了通孔305和沟槽306的较好的工艺窗口，在后续铜填充之前生长阻挡/籽晶层(barrier/seed layer)，不会出现断接现象，进而会提高铜填充性能。
请参考图3B和3C，本发明还提供一种硬掩膜层结构30，包括通过无氧等离子体增强沉积法形成的第一TEOS硬掩膜层301以及通过有氧等离子体增强沉积法形成于第一TEOS硬掩膜层301上的第二TEOS硬掩膜层302。本实施例中，硬掩膜层结构30还包括位于第二TEOS硬掩膜层302上的金属硬掩膜层303。
请参考图2和图3A～3C，本发明还提供一种半导体器件制造方法，使用上述的硬掩膜层结构制造方法形成硬掩膜层结构30。
综上所述，本发明提供的硬掩膜层结构及其制造方法和半导体器件制造方法，通过在含碳低K介质层上方无氧等离子体增强沉积第一TEOS硬掩膜层，然后再通过有氧等离子体增强沉积第二TEOS硬掩膜层，第一TEOS硬掩膜层能够改善现有技术TEOS硬掩膜层沉积时对下层含碳低K介质层表面的碳损耗，抑制下层含碳低K介质层界面无碳氧化物的形成，并且起到缓冲层作用，缓和了第二TEOS硬掩膜层、无碳氧化物与含碳低K介质层的湿法刻蚀选择比差异，从而避免了湿法清洗后硬掩膜层结构与含碳低K介质层界面的底部切口损伤，增大了形成的通孔和沟槽的工艺窗口。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种硬掩膜层结构制造方法，其特征在于，包括：
提供一形成有含碳低K介质层的半导体衬底；
通过无氧等离子体增强沉积法在所述含碳低K介质层上形成第一TEOS硬掩膜层；以及
通过有氧等离子体增强沉积法在所述第一TEOS硬掩膜层上形成第二TEOS硬掩膜层。
2.如权利要求1所述的硬掩膜层结构制造方法，其特征在于，所述第一TEOS硬掩膜层的厚度为
3.如权利要求1所述的硬掩膜层结构制造方法，其特征在于，形成第一TEOS硬掩膜层的无氧等离子体增强沉积参数包括：TEOS的供应速率为100～300mg/min；He的气体流量为2000～4000sccm；Ar的气体流量为1000～2000sccm；高频射频功率为300～600瓦；低频射频功率为150～250瓦；处理压力为3～8torr。
4.如权利要求1所述的硬掩膜层结构制造方法，其特征在于，还包括：在所述第二TEOS硬掩膜层上沉积金属硬掩膜层。
5.如权利要求4所述的硬掩膜层结构制造方法，其特征在于，所述金属硬掩膜层为TiN和/或TaN。
6.一种硬掩膜层结构，其特征在于，包括：
通过无氧等离子体增强沉积法形成的第一TEOS硬掩膜层；以及
通过有氧等离子体增强沉积法形成于第一TEOS硬掩膜层上的第二TEOS硬掩膜层。
7.如权利要求6所述的硬掩膜层结构，其特征在于，所述第一TEOS硬掩膜层的厚度为
8.如权利要求6所述的硬掩膜层结构，其特征在于，所述硬掩膜层结构还包括位于所述第二TEOS硬掩膜层上的金属硬掩膜层。
9.如权利要求8所述的硬掩膜层结构，其特征在于，所述金属硬掩膜层为TiN和/或TaN。
10.一种半导体器件制造方法，其特征在于，使用如权利要求1至5中任一项所述的硬掩膜层结构制造方法形成硬掩膜层结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210109919.5A CN103377886B (zh) | 2012-04-13 | 2012-04-13 | 硬掩膜层结构及其制造方法和半导体器件制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210109919.5A CN103377886B (zh) | 2012-04-13 | 2012-04-13 | 硬掩膜层结构及其制造方法和半导体器件制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103377886A true CN103377886A (zh) | 2013-10-30 |
| CN103377886B CN103377886B (zh) | 2016-06-29 |
Family
ID=49462838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210109919.5A Active CN103377886B (zh) | 2012-04-13 | 2012-04-13 | 硬掩膜层结构及其制造方法和半导体器件制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103377886B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952707A (zh) * | 2014-03-31 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | TiN复合硬掩膜、用于形成互连层结构的硬掩及互连层的制作方法 |
| CN105336586A (zh) * | 2014-06-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 一种氧含量递增的硬掩模 |
| CN107039267A (zh) * | 2015-12-21 | 2017-08-11 | Spts科技有限公司 | 改善粘附性的方法 |
| KR102677350B1 (ko) * | 2015-12-21 | 2024-06-20 | 에스피티에스 테크놀러지스 리미티드 | 접착력 향상 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030113995A1 (en) * | 2001-12-14 | 2003-06-19 | Applied Materials, Inc. | Method for depositing a low k dielectric film (k<3.5) for hard mask application |
| US7226853B2 (en) * | 2001-12-26 | 2007-06-05 | Applied Materials, Inc. | Method of forming a dual damascene structure utilizing a three layer hard mask structure |
| CN101097853A (zh) * | 2006-06-29 | 2008-01-02 | 应用材料公司 | 通过添加碳降低氮化硅蚀刻速率的方法 |
-
2012
- 2012-04-13 CN CN201210109919.5A patent/CN103377886B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030113995A1 (en) * | 2001-12-14 | 2003-06-19 | Applied Materials, Inc. | Method for depositing a low k dielectric film (k<3.5) for hard mask application |
| US7226853B2 (en) * | 2001-12-26 | 2007-06-05 | Applied Materials, Inc. | Method of forming a dual damascene structure utilizing a three layer hard mask structure |
| CN101097853A (zh) * | 2006-06-29 | 2008-01-02 | 应用材料公司 | 通过添加碳降低氮化硅蚀刻速率的方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952707A (zh) * | 2014-03-31 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | TiN复合硬掩膜、用于形成互连层结构的硬掩及互连层的制作方法 |
| CN104952707B (zh) * | 2014-03-31 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | TiN复合硬掩膜、用于形成互连层结构的硬掩及互连层的制作方法 |
| CN105336586A (zh) * | 2014-06-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 一种氧含量递增的硬掩模 |
| CN105336586B (zh) * | 2014-06-30 | 2018-01-23 | 中芯国际集成电路制造(上海)有限公司 | 一种氧含量递增的硬掩模 |
| CN107039267A (zh) * | 2015-12-21 | 2017-08-11 | Spts科技有限公司 | 改善粘附性的方法 |
| JP2017147438A (ja) * | 2015-12-21 | 2017-08-24 | エスピーティーエス テクノロジーズ リミティド | 接着向上法 |
| CN107039267B (zh) * | 2015-12-21 | 2022-09-27 | Spts科技有限公司 | 改善粘附性的方法 |
| KR102677350B1 (ko) * | 2015-12-21 | 2024-06-20 | 에스피티에스 테크놀러지스 리미티드 | 접착력 향상 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103377886B (zh) | 2016-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6967405B1 (en) | Film for copper diffusion barrier | |
| US6417092B1 (en) | Low dielectric constant etch stop films | |
| US20020068458A1 (en) | Method for integrated in-situ cleaning and susequent atomic layer deposition within a single processing chamber | |
| CN102237272B (zh) | 半导体装置和半导体装置制造方法 | |
| CN107564888B (zh) | 互连结构及其制造方法 | |
| US9640427B2 (en) | Semiconductor structure and fabrication method thereof | |
| CN103377913B (zh) | 开口的形成方法 | |
| US8993440B2 (en) | Method of manufacturing a semiconductor device with processes carried out without atmospheric exposure | |
| TW200411828A (en) | Method of forming metal line in semiconductor device | |
| US20060040474A1 (en) | Low oxygen content photoresist stripping process for low dielectric constant materials | |
| TW200524051A (en) | Minimizing the loss of barrier materials during photoresist stripping | |
| CN103377886B (zh) | 硬掩膜层结构及其制造方法和半导体器件制造方法 | |
| US9449872B1 (en) | Method for forming cobalt barrier layer and metal interconnection process | |
| TW202017108A (zh) | 半導體結構及其形成方法 | |
| CN101123214B (zh) | 双镶嵌结构的制作方法 | |
| KR20080113518A (ko) | 반도체 소자의 제조 방법 | |
| KR100479016B1 (ko) | 탄탈륨질화물 기판상의 화학기상증착 구리박막의 높은 밀착성을 획득하는 방법 | |
| CN102054751B (zh) | 双镶嵌结构及其形成方法 | |
| KR100905828B1 (ko) | 반도체 소자의 금속 배선 및 그 형성 방법 | |
| CN103377884B (zh) | 硬掩膜层结构及低k介质层刻蚀方法 | |
| CN110265354B (zh) | 钨塞的制备方法 | |
| CN105609467A (zh) | 一种减少切口的制造方法 | |
| CN116190209B (zh) | 低介电常数介质层及金属互连结构的制作方法 | |
| CN102468227A (zh) | 半导体结构的制造方法 | |
| CN105097493B (zh) | 一种制作半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |