CN103337518A - 包括带电结构的半导体器件及用于制造半导体器件的方法 - Google Patents
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Abstract
本发明涉及包括带电结构的半导体器件及用于制造半导体器件的方法。一种半导体器件，包括从表面延伸进入半导体主体的漂移区的沟槽区。所述半导体器件进一步包括沿着所述沟槽区的横向侧延伸的介电结构，其中所述介电结构的一部分是带电绝缘结构。所述半导体器件进一步包括在所述沟槽区中的栅电极以及具有不同于所述漂移区的导电类型的导电类型的主体区。所述带电绝缘结构邻接所述漂移区、所述主体区和所述介电结构的每一者且进一步邻接所述介电结构的栅电介质底侧或置于其下方。
Description
技术领域
本发明涉及包括带电结构的半导体器件及用于制造半导体器件的方法
背景技术
通过增加例如场效应晶体管(FET)的开关元件的开关速度和减小所谓的特征导通电阻Ron(每单位面积的电阻)的目标来驱动新一代半导体元件的发展，尤其是垂直功率半导体元件。减小Ron允许最小化静态功率损耗以及提供具有更高电流密度的功率半导体元件。由此对于相同的总电流可使用更小的且因此更划算的半导体元件。
期望提供在半导体元件的所述特征导通电阻Ron与它们的开关速度之间的改善的权衡，以及提供用于制造这些半导体元件的方法。
发明内容
根据半导体器件的一个实施例，所述半导体包括从表面延伸进入半导体主体的漂移区的沟槽区。所述半导体器件进一步包括沿着所述沟槽区的侧壁延伸的介电结构，其中所述介电结构的一部分是带电的绝缘结构。所述半导体器件进一步包括在所述沟槽区中的栅电极以及具有不同于所述漂移区的导电类型的导电类型的主体区。所述带电绝缘结构邻接所述漂移区、所述主体区和所述介电结构的每一个且进一步邻接所述介电结构的栅电介质底侧或设置于其下方。
根据用于制造半导体器件的方法的一个实施例，所述方法包括形成从表面延伸进入半导体主体的漂移区的沟槽区。所述方法进一步包括在所述沟槽区的第一部分中形成介电结构的第一部分，且在所述第一部分上方的所述沟槽区的第二部分中的所述沟槽区的侧壁上形成带电绝缘结构作为所述介电结构的第二部分。所述方法进一步包括在所述沟槽区的第二部分中形成所述介电结构的第三部分。所述方法进一步包括在所述带电绝缘结构上方形成所述介电结构的第四部分、在所述沟槽区中形成栅电极以及形成邻接所述带电绝缘结构的主体区。
根据用于制造半导体器件的方法的另一实施例，所述方法包括形成从表面延伸进入半导体主体的漂移区的沟槽区。所述方法进一步包括在所述沟槽区的第一部分中形成邻接所述沟槽区的侧壁和所述沟槽的底侧的每一者的带电绝缘结构作为介电结构的第一部分。所述方法进一步包括在所述沟槽区的第一部分中形成所述介电结构的第二部分以及在所述沟槽区的所述侧壁处的所述带电绝缘结构的上方形成所述介电结构的第三部分。所述方法进一步包括在所述沟槽区中形成栅电极以及形成邻接所述带电绝缘结构的主体区。
根据用于制造半导体器件的方法的又一实施例，所述方法包括形成从表面延伸进入半导体主体的漂移区的沟槽区。所述方法进一步包括形成邻接所述沟槽区的侧壁的带电绝缘结构。所述方法进一步包括形成在所述带电绝缘结构上方的邻接所述沟槽区的侧壁的栅电介质。所述方法进一步包括在所述沟槽区中的栅电极以及形成邻接所述带电绝缘结构的主体区。
在阅读下面的详细描述和浏览附图的基础上，本领域技术人员将认识到额外的特征和优势。
附图说明
包括附图以提供对本发明的进一步的理解以及其被结合进说明书中并组成说明书的一部分。所述附图图示了本发明的实施例以及连同所述描述用以解释发明的原理。本发明的其他实施例以及许多预计的优势将容易地被认识，因为通过参考下面的详细描述它们变得更好理解。附图的元件无需彼此按比例描绘。相同的附图标记指示相应的类似部件。
图1至3图示了半导体器件的示意性横截面，其包括配置为改善特征导通电阻Ron和所述栅至漏的电荷Qgd之间的权衡的辅助结构。
图4图示了用于制造如图1所示的半导体器件的方法的一个实施例的示意性工艺图。
图5A-5H图示了在用于制造如图1所示的半导体器件的方法的一个实施例期间，不同阶段的半导体主体的示意性横截面。
图6图示了用于制造如图2所示的半导体器件的方法的一个实施例的示意性工艺图。
图7A-7C图示了在用于制造如图2所示的半导体器件的方法的一个实施例期间，不同阶段的半导体主体的示意性横截面。
图8图示了用于制造如图1-3所示的半导体器件的方法的一个实施例的示意性工艺图。
具体实施方式
在下面的具体描述中，参考作为其一部分且以本发明可被实施的具体实施例的方式示出的附图。可以理解，在不脱离本发明的范围的情况下，可使用其它的实施例以及可作出结构或逻辑上的变化。例如，作为一个实施例的一部分而图示或者描述的特征可与其它实施例结合使用以得到另一进一步的实施例。本发明旨在包括这样的修正和变形。所述例子使用具体的语言进行描述，具体的语言不应解释为限制所附权利要求的范围。所述附图不是按比例描绘的且仅为说明性的目的。为了清楚起见，若未以其他方式说明，在不同的图中，相同的元件或制造工艺由相同的附图标记指示。
如说明书中所采用的，术语“电耦合的”不意味着元件必须直接耦合在一起。相反，中间元件可提供于所述“电耦合的”元件之间。作为一个例子，没有一个、部分或所有的所述(多个)中间元件可被控制以提供低-欧姆连接且在另一时间，在所述“电耦合的”元件之间提供非-低-欧姆连接。所述术语“电连接”旨在描述电连接在一起的元件之间的低-欧姆电连接，例如，通过金属和/或高掺杂半导体的连接。
一些附图通过在掺杂类型旁边标示“-”或“+”来指示相对掺杂浓度。例如，“n-”标示低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有高于“n”掺杂区的掺杂浓度。具有相同的相对掺杂浓度的掺杂区可具有或者可不具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区可具有不同的绝对掺杂浓度。相同的道理适用于，例如，n-掺杂和p+掺杂区。在下面描述的实施例中，图示的半导体区的导电类型标示为n型或p型，更具体地为n-型、n型、n+型、p-型、p型和p+型中的一种。在每一图示的实施例中，图示的半导体区的导电类型可以反之亦然。换而言之，在下面描述的实施例中的任意一个的替换实施例中，图示的p型区可为n型以及图示的n型区可为p型。
诸如“第一”、“第二”及类似的术语用于描述不同的结构、元件、区、部分，等等，以及不旨在限定。整个说明书中相似的术语指相似的元件。
“具有”、“包含”、“包括”以及类似的术语是开放式的且所述术语表明所述的元件或特征的存在，但是不排除额外的元件或特征。冠词“一”和“所述”旨在包括复数以及单数，除非文中另外清楚地表明。
图1图示了根据实施例的半导体器件100的一部分的横截面。所述半导体器件100包括半导体主体101。沟槽102从表面103延伸进入所述半导体主体101。n-型漂移区104邻接所述沟槽102的下部。p型主体区105邻接沟槽102的上部。n+型源区106设置于p型主体区105中且邻接沟槽102。所述n+型源区106电耦合至表面103上的接触107。所述接触107以简化的方式图示且可包括与表面107接触的导电材料，例如，包括(多个)掺杂半导体材料、(多个)硅化物、(多个)金属中的一种或多个的导电插塞或导电线。所述p型主体区105通过p+型主体接触区108电耦合至接触107。
在所述半导体器件100中，在此实施例中所述源区106和所述漂移区104采用第一导电类型的掺杂剂掺杂，例如，用于n型掺杂的砷(As)。然而，磷(P)、硫(S)和/或锑(Sb)可用作n型掺杂剂。与之相反，所述主体区105和所述主体接触区108采用第二导电类型的掺杂剂掺杂，诸如例如，硼(B)、铝(Al)和/或铟(In)作为p型掺杂剂。取决于用于各个区的掺杂剂，由此，可形成n沟道或p沟道场效应晶体管作为半导体器件100。在所述半导体器件100中，所述n型漂移区104可邻接在与所述表面103相对的第二表面处的n+型漏极(图1中未示出)。所述第二表面可构成所述半导体主体101的背面侧且表面103构成所述半导体主体101的正面侧。根据另一实施例，所述n+型漏极(图1中未示出)可布置为表面103处的上漏极(up-drain)。
在沟槽102中设置介电结构110。所述介电结构110包括在沟槽102的下部中的第一介电部分110a、在沟槽102的中部的作为第二介电部分的带电绝缘结构110b、在沟槽102的中部中的第三介电部分110c以及在沟槽102的上部的第四介电部分110d。第一至第四介电部分110a...110d的每一个包括一种或更多的电绝缘材料诸如例如氧化物和/或氮化物。
根据图1中图示的实施例，所述带电绝缘结构110b可包括在所述沟槽102的所述侧壁处具有至少1012cm-2的每单位面积正电荷。作为示例，所述带电绝缘结构110b可包括铯(Cs)。作为示例，所述带电绝缘结构110b的横向厚度dc在3nm至100nm之间的范围内。根据另一实施例，所述带电绝缘结构110b可包括至少1012cm-2的每单位面积负电荷以及所述主体区的导电类型为n型，即，沟道区的导电类型为p型。例如，所述带电绝缘结构110b可包括未掺杂层、掺杂和带电层以及未掺杂层的堆叠。如果绝缘层或结构包括小于5x1011cm-2，或小于2x1011cm-2，或甚至小于1x1011m-2的每单位面积电荷，那么这里认为所述绝缘层或结构不带电。如此处使用的术语带电绝缘层或结构不包括包括小量电荷的绝缘层，即，小于由于例如在处理期间的带电离子的污染而包括进入绝缘层的上述阈值的量。作为举例，栅电介质可不带电。
作为举例，第四介电部分110d可包括热氧化物。当形成所述热氧化物时，环绕所述沟槽102的上部的半导体主体101的半导体材料被氧化，从而导致第二部分110b和第四部分110d之间的台阶(图1中未示出)。
场电极112设置于沟槽102的下部中且栅电极113设置于沟槽102的上部中。用于栅电极113和/或场电极112的材料的一个例子是高掺杂多晶硅，但是也可使用任何其他导电材料诸如例如金属硅化物、金属或类似物。插入栅电极113和主体区105之间的介电结构110的一部分构成栅电介质。
在沟槽102中，所述带电绝缘结构110b包括邻接n型漂移区104和p型主体区105的第一带电绝缘部分1101b，以及邻接所述场电极112的第二带电绝缘部分1102b。所述带电绝缘结构110b的形成允许所述栅电极113的自对准形成，以及由此的朝向所述n型漂移区104的沟道端部的自对准定义。所述带电绝缘结构110b导致邻接所述带电绝缘结构110b的半导体主体101的区域117中的载流子增强，由此对抗导通电流(on-current)的收缩以及Ron的增加。进一步，可通过调整第一距离d1大于第二距离d2而减小所述栅至漏电荷Qgd，其中d1为从表面103至其中所述漂移区104和所述主体区105之间的界面邻接所述带电绝缘结构110b的位置，d2为从表面103至其中所述栅电极113邻接所述第四部分110d的位置处的所述栅电极113的底侧。所述距离d1和d2参考相同的顶部水平且在曲面表面103的情况下，d1和d2可参考所述半导体主体101的最顶部水平。
例如，所述半导体器件100可为场效应晶体管(FET)，诸如金属氧化物半导体FET(MOSFET)。
图2图示了根据另一实施例的半导体器件200的一部分的横截面。类似于图1中图示的半导体器件100，半导体器件200包括半导体主体201，从表面203延伸进入所述半导体主体201的沟槽202，邻接所述沟槽202下部的n-型漂移区204，邻接沟槽202上部的p型主体区205，电耦合至表面203上的接触207的p+型主主体接触区208和n+型源区206，场电极212和栅电极213。
所述半导体器件200进一步包括介电结构210。所述介电结构210包括邻接所述沟槽202的侧壁和沟槽202的底侧的每一者的带电绝缘结构210a作为介电结构210的第一部分。带电绝缘结构210a进一步邻接n-型漂移区204和p型主体区205。所述介电结构210进一步包括在所述沟槽203的下部中邻接所述带电绝缘结构210a的第二介电部分210b。在图2中图示的实施例中，第三介电部分210c设置在场电极212上。所述第二和第三介电部分210b、210c可为不同的材料，例如，第二介电部分210b可包括氧化物以及所述第三介电部分210c可包括氮化物。
根据未在图1中图示的另一实施例，所述第二和第三介电部分210b、210c可共同地形成为一个介电部分。在此情况下，所述一个介电部分可没有诸如如图2中图示的第三介电部分210c那样突出第二介电部分210b的突出部分。
所述介电结构210进一步包括在沟槽202的上部中的第四介电部分210d。所述第四介电部分210d可包括热氧化物。当形成所述热氧化物时，环绕所述沟槽202的上部的半导体主体201的半导体材料被氧化，从而导致所述带电绝缘结构210a和第四介电部分210d之间的台阶(图2中未示出)。
类似于图1中图示的半导体器件100，所述带电绝缘结构210a的形成允许所述栅电极213的自对准形成，以及由此的朝向所述n-型漂移区204的沟道端部的自对准定义。所述带电绝缘结构210a导致邻接所述带电绝缘结构210a的半导体主体101的区域217中的载流子增强，由此对抗导通电流的收缩以及Ron的增加。进一步，可通过调整第一距离d1大于第二距离d2而减小所述栅至漏电荷Qgd，其中d１为从表面203至其中所述漂移区204和所述主体区205之间的界面邻接所述带电绝缘结构210a的位置，d2为从表面203至其中所述栅电极213邻接所述第四介电部分210d的位置处的所述栅电极213的底侧。由于在区域217中的载流子增强比在图1中图示的实施例的所述区域117中的载流子增强更深地延伸进入所述n-型漂移区204，所述导通电阻Ron可被进一步地减小。
图3图示了根据另一实施例的半导体器件300的一部分的横截面。类似于图2中图示的半导体器件，半导体器件300包括半导体主体301，从表面303延伸进入所述半导体主体301的沟槽302。邻接所述沟槽302下部的n-型漂移区304，邻接沟槽302上部的p型主体区305，电耦合至表面303上的接触307的p+型主体接触区308和n+型源区306，邻接沟槽302的侧壁和沟槽302的底侧的每一者的作为介电结构310的第一部分的带电绝缘结构310a，以及栅电极313。
半导体器件300进一步包括邻接所述带电绝缘结构310a的所述介电结构310的第二介电部分310b和在所述带电绝缘结构310a上方的沟槽302的侧壁处的第三介电部分310c。根据此实施例，所述半导体器件300在沟槽302的下部没有场电极。
带电绝缘结构310a的形成允许类似参考图2中图示的实施例详细描述的Ron和Qgd的改善。
图4图示了制造诸如图1中图示的器件100的半导体器件的方法的示意性工艺图。
工艺特征S100包括形成从表面延伸进入半导体主体的漂移区的沟槽区。
工艺特征S110包括在沟槽区的下部中形成介电结构的第一部分。
工艺特征S120包括在所述第一部分的上方的所述沟槽区的第二部分中的侧壁上形成带电绝缘结构作为所述介电结构的第二部分。
工艺特征S130包括在沟槽区的第二部分中形成所述介电结构的第三部分。
工艺特征S140包括在所述带电绝缘结构上方形成所述介电结构的第四部分。
工艺特征S150包括在所述沟槽区中形成栅电极。
工艺特征S160包括形成邻接所述带电绝缘结构的主体区。
图5A至5I图示了根据实施例的在制造如图1中图示的半导体器件的过程中不同阶段的半导体主体的示意性的横截面。
在图5A中图示了的半导体主体501的横截面中，沟槽502从表面503形成进入所述半导体主体501。作为示例，沟槽502可通过各向异性刻蚀形成，例如干法刻蚀。半导体主体501可为半导体晶片，例如，硅晶片，其上包括一个或多个半导体层，例如外延半导体层，或者其上不包括半导体层。
诸如氧化物层的第一介电层520a形成在表面503、沟槽502的侧壁和底侧上。根据一个实施例，第一介电层520a通过沉积例如通过如低压化学汽相沉积(LPCVD)的方法的保形沉积形成。根据另一实施例，第一介电层520a通过热氧化或热氧化之后CVD工艺的序列形成。然后，沟槽502由场电极材料522填充，例如，通过沉积如掺杂多晶硅、硅化物、金属或这些材料的任意组合的堆叠的导电材料。
参考图5B中图示的半导体主体501的横截面，去除在沟槽502的上部的所述场电极材料522。所述场电极材料的剩下的材料构成场电极512。所述场电极材料522可通过例如选择性刻蚀在第一介电层520a的材料上方的所述场电极材料522而去除。然后，去除在沟槽502的上部的以及甚至所述场电极512的顶侧下方的第一介电层520a。第一介电层520a可通过例如湿法刻蚀的刻蚀去除。所述第一介电层520a的剩余物构成介电结构510的第一介电部分510a。
参考图5C中图示的半导体主体501的横截面，在表面503上和沟槽502中露出的表面上形成带电绝缘层524a。根据一个实施例，所述带电介电层524a可通过氮化氧化层而形成，例如，通过在包括NH3的环境中热退火。根据另一实施例，所述带电绝缘层524a的形成包括添加铯离子进入此层。添加铯离子可通过用铯掺杂所述电介质和/或通过铯前驱体层来实现。所述铯前驱体层可通过原子层沉积(ALD)或通过将半导体主体501浸入如CsCl溶液的包括铯离子的溶液中而形成。参考图5D中图示的半导体主体501的横截面，通过例如侧墙(spacer)刻蚀工艺的各向异性刻蚀从表面503以及所述第一介电部分510a和所述场电极512的最顶部去除所述带电绝缘层524a。所述带电绝缘层524a的剩余部分由参考标记524a’指示。
参考图5E中图示的半导体主体501的横截面，构成第二介电部分的带电绝缘结构510b和所述介电结构510的第三介电部分510c形成在沟槽502中。所述第三介电部分510c可形成为第三介电层，例如氧化物和/氮化物，如高密度等离子体(HDP)氧化物和/或正硅酸乙酯(TEOS)。第二介电部分510b的形成可包括介电层的形成，例如，沉积，以及通过诸如干法刻蚀的合适方法的方式从表面502以及所述沟槽502的上部部分地去除所述第二介电层。沟槽502中的第二介电层的剩余部分构成介电结构510的第二介电部分510b。当从表面502和沟槽502的上部部分地去除所述第二介电层时，带电绝缘层524a’也可部分地被去除且剩余的作为构成介电结构510的第二介电部分的带电绝缘结构510b。第三介电部分510c的顶侧调整为在场电极512的顶侧上方。
参考图5F中图示的半导体主体501的横截面，例如氧化物或氮化物的第三介电层520c形成在沟槽502内暴露的侧壁上以及表面503上。在图5F的示意性图示中，通过导致邻接沟槽502的侧壁的半导体主体501的部分和邻接表面503的半导体主体501的部分被氧化的热氧化形成第三介电层520c。邻接沟槽502的侧壁的半导体主体501的热氧化导致带电绝缘结构510b和第三介电层520c之间的台阶(图5F中未图示)。根据其它实施例，第三介电层520c可通过例如层沉积而形成。
参考图5G中图示的半导体主体501的横截面，例如通过如掺杂多晶硅、硅化物、金属或这些材料的任何组合的导电材料的沉积，栅电极材料填充沟槽502并且去除沟槽502上部的部分栅电极材料。栅电极材料的剩余材料构成栅电极513。栅电极材料可通过例如选择性刻蚀第三介电层520c的材料上方的栅电极材料而去除。用带电绝缘结构510b自对准形成栅电极513。
参考图5H中图示的半导体主体501的横截面，例如氧化物或氮化物的绝缘盖层形成在栅电极513上且第三介电层520c例如通过刻蚀或化学机械抛光(CMP)从表面503去除。第三介电层520c的剩余部分和所述绝缘盖层构成介电结构510的第四介电部分510d。
进一步关于图5H图示的横截面实施的工艺，可实施例如得到如图1所示的器件的主体、源极、漏极、接触区、(多个)互连层和(多个)层间介电层的半导体区的形成的其它工艺。
图6图示了制造如图2图示的半导体器件的方法的示意性工艺图。
工艺特征S200包括从表面形成延伸进入半导体主体的漂移区的沟槽区。
工艺特征S210包括在沟槽区的第一部分中形成邻接沟槽区的底侧和沟槽区的侧壁的每一者的带电绝缘结构作为介电结构的第一部分。
工艺特征S220包括在沟槽区的所述第一部分中形成所述介电结构的第二部分。
工艺特征S230包括在沟槽区的侧壁处的带电绝缘结构上方形成所述介电结构的第三部分。
工艺特征S240包括在所述沟槽区中形成栅电极。
工艺特征S250包括形成邻接所述带电绝缘结构的主体区。
图7A-7C图示了根据实施例在制造如图2中图示的半导体器件的期间不同阶段的半导体主体的示意性的横截面。
在图7A中图示的半导体主体701的横截面中，沟槽702从表面703形成进入所述半导体主体701。作为示例，沟槽702可通过各向异性刻蚀例如干法刻蚀形成。半导体主体701可为半导体晶片，例如，硅晶片，其上包括一个或多个半导体层，例如外延半导体层，或者不包括半导体层。
在表面703上和沟槽702中露出的表面上形成带电绝缘层724。根据一个实施例，所述带电绝缘层724可通过氮化氧化层而形成，例如，通过在包括NH3的环境中热退火。根据另一实施例，所述带电绝缘层724的形成包括添加铯离子进入此层。添加铯离子可通过用铯掺杂所述电介质和/或通过铯前驱体层来实现。所述铯前驱体层可通过ALD或通过将半导体主体701浸入如CsCl溶液的包括铯离子的溶液中而形成。然后，例如氧化物层的第一介电层720形成在带电绝缘层724上。根据一个实施例，第一介电层720通过例如诸如LPCVD方法的保形沉积的沉积而形成。
参考图7B中图示的半导体主体701的横截面，例如通过如掺杂多晶硅、硅化物、金属或这些材料的任何组合的导电材料的沉积，场电极材料填充沟槽702。去除在沟槽702的上部中的场电极材料。场电极材料的剩余材料构成场电极712。场电极材料例如可通过选择性刻蚀第一介电层720的材料上方的场电极材料来去除。然后，例如通过氮化物的沉积，介电材料填充沟槽702。去除在沟槽702的上部中的所述介电材料。所述介电材料的剩余部分725设置于所述场电极712上。
参考图7C中图示的半导体主体701的横截面，去除所述沟槽702的上部中的以及在介电材料的剩余部分725的顶侧下方的所述第一介电层720和所述带电绝缘层724。随后实施例如参考图5F-5H所描述的那样的进一步工艺，如形成栅电介质、栅电极、盖层电介质、主体、源极和接触的，且形成如图2中所图示的器件。
图8图示了制造图1-3中的任一所图示的半导体器件的方法的示意性流程图。
工艺特征S300包括形成从表面延伸进入半导体主体的漂移区的沟槽区。
工艺特征S310包括形成邻接所述沟槽区的侧壁的带电绝缘结构。
工艺特征S320包括形成在所述带电绝缘结构上方的邻接沟槽区侧壁的栅电介质。
工艺特征S330包括在所述沟槽区中形成栅电极。
工艺特征S340包括形成邻接所述带电绝缘结构的主体区。
应理解，此处描述的各种实施例的特征可彼此结合，除非另外特别地指出。
虽然本文图示了和描述了特定的实施例，本领域技术人员将理解，在不脱离本发明范围的情况下，各种替换和/或等同实施方式可替换示出的具体实施例。此申请旨在覆盖本文讨论的具体实施例的任何改编或变形。由此，意旨为此发明仅由权利要求及其等同所限制。
Claims (25)
1.一种半导体器件，包括：
从表面延伸进入半导体主体的漂移区的沟槽区；
沿着所述沟槽区的横向侧延伸的介电结构，其中所述介电结构的一部分是带电的绝缘结构；
在所述沟槽区中的栅电极；
具有不同于所述漂移区的导电类型的导电类型的主体区；以及其中
所述带电绝缘结构邻接所述漂移区、所述主体区和所述介电结构的每一个且进一步邻接所述介电结构的栅电介质底侧或设置于其下方。
2.权利要求1的半导体器件，其中所述带电绝缘结构包括至少1012cm-2的每单位面积正电荷且所述主体区的导电类型是p型。
3.权利要求1的半导体器件，其中所述带电绝缘结构包括至少1012cm-2的每单位面积负电荷且所述主体区的导电类型是n型。
4.权利要求1的半导体器件，其中所述带电绝缘结构包括铯。
5.权利要求1的半导体器件，其中所述带电绝缘结构的横向厚度为在3nm至100nm之间的范围内。
6.权利要求1的半导体器件，其中从所述表面至其中所述漂移区和所述主体区之间的界面邻接所述带电绝缘结构的位置的第一距离大于从所述表面至在所述栅电极的一侧处的所述栅电极的底侧的第二距离。
7.权利要求1的半导体器件，其中所述带电绝缘结构沿垂直于所述表面的垂直方向设置在栅绝缘体和场绝缘体之间，以及其中所述栅绝缘体沿平行于所述表面的横向方向的厚度小于所述场绝缘体沿所述横向方向的厚度。
8.权利要求1的半导体器件，其中所述介电结构的栅绝缘体沿垂直于所述表面的垂直方向设置于所述表面和所述带电绝缘结构之间。
9.权利要求8的半导体器件，其中所述带电绝缘结构邻接所述沟槽区的侧壁和所述沟槽区的底侧的每一者。
10.权利要求1的半导体器件，进一步包括设置于所述栅电极和所述沟槽区的底侧之间的场电极。
11.权利要求10的半导体器件，其中所述带电绝缘结构包括邻接所述漂移区、所述主体区和所述介电结构的每一者的第一部分以及邻接所述场电极的第二部分。
12.权利要求10的半导体器件，其中包括氮化物的绝缘体邻接所述场电极的顶侧。
13.一种用于制造半导体器件的方法，包括：
形成从表面延伸进入半导体主体的漂移区的沟槽区；
在所述沟槽区的第一部分中形成介电结构的第一部分；
在所述第一部分上方的所述沟槽区的第二部分中的侧壁上形成作为所述介电结构的第二部分的带电绝缘结构；
在所述沟槽区的第二部分中形成所述介电结构的第三部分；
在所述带电绝缘结构上方形成所述介电结构的第四部分；
在所述沟槽区中形成栅电极；以及
形成邻接所述带电绝缘结构的主体区。
14.权利要求13的方法，其中形成所述带电绝缘结构包括引入铯。
15.权利要求13的方法，其中形成所述带电绝缘结构包括引入至少1012cm-2的每单位面积电荷。
16.权利要求13的方法，其中形成所述介电结构的所述第四部分包括形成热氧化物。
17.权利要求13的方法，进一步包括形成所述栅电极之前在所述沟槽区中形成场电极。
18.权利要求13的方法，其中形成所述主体区包括形成邻接所述带电绝缘结构的主体区。
19.一种用于制造半导体器件方法，包括：
形成从表面延伸进入半导体主体的漂移区的沟槽区；
在所述沟槽区的第一部分中形成邻接所述沟槽区的侧壁和所述沟槽的底侧的每一者的带电绝缘结构作为介电结构的第一部分；
在所述沟槽区的第一部分中形成所述介电结构的第二部分；
在所述沟槽区的所述侧壁处的所述带电绝缘结构的上方形成所述介电结构的第三部分；
在所述沟槽区中形成栅电极；以及
形成邻接所述带电绝缘结构的主体区。
20.权利要求19的方法，其中形成所述带电绝缘结构包括引入铯。
21.权利要求19的方法，其中形成所述带电绝缘结构包括引入至少1012cm-2的每单位面积电荷。
22.权利要求19的方法，其中形成所述介电结构的所述第三部分包括形成热氧化物。
23.权利要求19的方法，其中形成所述主体区包括形成邻接所述带电绝缘结构的主体区。
24.一种用于制造半导体器件的方法，包括：
形成从表面延伸进入半导体主体的漂移区的沟槽区；
形成邻接所述沟槽区的侧壁的带电绝缘结构；
形成在所述带电绝缘结构上方的邻接所述沟槽区的侧壁的栅电介质；
在所述沟槽区中形成栅电极；以及
形成邻接所述带电绝缘结构的主体区。
25.权利要求24的方法，其中形成所述带电绝缘结构包括：
形成邻接所述沟槽区侧壁的带电绝缘层；以及
去除在所述沟槽区的上部中的所述带电绝缘层的部分；以及其中
与所述带电绝缘结构自对准地形成所述栅电极。
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