CN103337515A

CN103337515A - 一种功率半导体芯片栅极区

Info

Publication number: CN103337515A
Application number: CN2013102596113A
Authority: CN
Inventors: 刘国友; 覃荣震; 黄建伟; 罗海辉
Original assignee: Zhuzhou CSR Times Electric Co Ltd
Current assignee: Zhuzhou CRRC Times Electric Co Ltd; Zhuzhou CRRC Times Semiconductor Co Ltd
Priority date: 2013-06-26
Filing date: 2013-06-26
Publication date: 2013-10-02
Anticipated expiration: 2033-06-26
Also published as: CN103337515B

Abstract

本发明提供了一种功率半导体芯片栅极区，所述栅极区包括位于芯片元胞区内的主栅极区、包围所述主栅极区的第一栅极条，位于所述主栅极区和所述第一栅极条之间的栅电阻区，其中，所述栅电阻内设置有至少两个并联的子电阻，所述子电阻的一端与所述主栅极区连接，所述子电阻的另一端与所述第一栅极条连接。该栅极区结构避免了因一个栅电阻损坏，整个芯片不能正常工作或者损坏的风险。而且采用多个电阻并联的结构可以极大地降低由于栅电阻的误差所带来的电阻阻值巨大变化，保证了芯片间的开关速度的均匀性及芯片间的均流特性。

Description

一种功率半导体芯片栅极区

技术领域

本发明涉及半导体器件领域，尤其涉及一种功率半导体芯片栅极区。

背景技术

目前，现有技术中的功率半导体芯片如IGBT、MOSFET等的栅极区结构包括栅焊盘区和栅汇流条两部分，其中，栅焊盘区和栅汇流条通过串联的电阻实现电连接。该栅极区结构存在如下缺点：

首先，当栅焊盘区和栅汇流条之间串联的电阻发生损坏时，栅焊盘区与汇流条不能连通，影响了芯片的正常工作，甚至导致芯片损坏。

其次，在很多电力电子器件的应用领域，常常将多个功率半导体芯片并联在一起来实现目标功率等级。这多个功率半导体芯片具有相同的栅焊盘区，并且每个功率半导体芯片对应不同的栅汇流条。由于单个电阻阻值的误差一般较大，对于不同芯片间的相同的栅焊盘区信号，在栅汇流条上的信号差异很大，容易导致芯片间的开关速度不均匀及不均流的技术问题。

发明内容

有鉴于此，本发明提供了一种功率半导体芯片栅极区，以解决上述技术问题。

为了解决上述技术问题，本发明提供了如下技术方案：

一种功率半导体芯片栅极区，包括位于芯片元胞区内的主栅极区、包围所述主栅极区的第一栅极条，位于所述主栅极区和所述第一栅极条之间的栅电阻区，其中，所述栅电阻区内设置有至少两个子电阻，每个所述子电阻的一端与所述主栅极区连接，所述子电阻的另一端与所述第一栅极条连接。

进一步地，还包括至少一条位于所述第一栅极条外围的第二栅极条，所述第二栅极条包括第一端和第二端，所述第一端与所述第一栅极条连接，所述第二端在所述芯片元胞区内自由延伸。

进一步地，所述第二栅极条为2条以上，所述第二栅极条在所述栅电阻区内关于所述栅极区的中心呈中心对称分布，或者，每相邻两个所述第二栅极条之间的夹角相等。

进一步地，所述栅极区还包括位于所述芯片元胞区最外围且包围所述芯片元胞区的边缘栅极条，至少一条所述第二栅极条的第二端与所述边缘栅极条相接。

进一步地，所述主栅极区的形状为圆形、长方形或正多边形。

进一步地，所述主栅极区的面积为0.5mm²～2mm²。

进一步地，所述第一栅极条的形状与所述主栅极区的形状相似。

进一步地，所述第一栅极条的宽度范围在10～150μm之间。

进一步地，所述栅电阻区的区域宽度范围在200～1000μm之间。

本发明的有益效果：

本发明的功率半导体芯片栅极区包括主栅极区、第一栅极条和栅电阻区，其中，栅电阻区位于主栅极区和第一栅极条之间，并且第一栅极条包围主栅极区，这样在栅电阻区内可以设置多个子电阻，这些子电阻的一端连接主栅极区，另一端连接第一栅极条。从而使得主栅极区和第一栅极条之间通过多个并联的子电阻实现连接。当其中一个子电阻损坏时，主栅极区和第一栅极条之间仍被其它子电阻连通，所以避免了在主栅极区与栅极条之间串联电阻的情形下因栅电阻损坏，而使栅极条不能获得来自主栅极区的信号，从而导致整个芯片不能正常工作或者损坏的风险。

同时，对于一个芯片内的多个栅极条而言，它与主栅极区之间的连接电阻阻值都是相同的，与单个子电阻之间的误差无关，因此，对芯片内部不同的栅极条，所接收到的来自主栅极区的信号是相同的，从而提高了芯片内部元胞的开关速度均匀性。

此外，当多个功率半导体芯片并联在一起时，由于栅电极的多个栅极子电阻并联，大大降低了每个单个芯片上的栅极条到主栅极区的连接电阻阻值对单个子电阻之间的误差敏感性，因此，对于不同芯片间的相同的主栅极区信号，通过多个并联子电阻的连接电阻阻值后，在栅极条上得到的信号也是基本相同的。因而，采用多个电阻并联的结构可以极大地降低由于单个电阻的误差所带来的栅电阻的总电阻阻值巨大变化，保证了芯片间的开关速度的均匀性及芯片间的均流特性。

附图说明

为了清楚地理解现有技术或本发明实施例的技术方案，下面将对现有技术或本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图3是本发明实施例的栅极区的结构示意图。

附图标记：

10：芯片元胞区，01：主栅极区，02：第一栅极条，03：栅电阻区，04：栅极子电阻，05：第二栅极条，06：边缘栅极条。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法或功能上的变换均包含在本发明的保护范围内。

此外，在不同的实施例中可能使用重复的标号或标识。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。

参见图1，本发明实施例提供的功率半导体芯片的栅极区结构包括位于靠近芯片元胞区10中心的主栅极区01、包围主栅极区01的第一栅极条02以及位于主栅极区01和第一栅极条02之间的栅电阻区03。在栅电阻区03内设置有至少两个栅极子电阻04，该栅极子电阻04的一端连接主栅极区01，另一端连接第一栅极条02。该多个栅极子电阻04并联后的总电阻值范围在2～5欧姆之间。

需要说明的是，实际上，主栅极区01可以位于芯片元胞区内的任一位置，例如可以位于芯片元胞区的中心区域，还可以位于芯片元胞区的边缘区域，还可以位于芯片元胞区的边角处。本实施例对该主栅极区01的形状不做限定，例如可以为圆形、长方形、或正多边形等。该主栅极区01的面积根据实际需要可以设置为任意值。综合考虑尽量减少芯片元胞区的占用面积与芯片封装时外部电极连接的需要，优选将主栅极区01的面积限定在0.5～2mm²之间。

第一栅极条02的形状为一包围主栅极区01的闭合形状结构。第一栅极条02可以为任意形状的闭合形状结构。进一步优选地，该第一栅极条02的边缘轮廓与主栅极区01的边缘轮廓相似。例如，当主栅极区01为圆形时，该第一栅极条02为具有较大直径的圆环，当主栅极区01为正方形时，该主栅极区02为具有较大边长的正方形框。进一步地，综合考虑工艺实现与占用芯片元胞区面积等因素，该第一栅极条02的宽度优选在10～150μm之间。

为了方便在位于主栅极区01和第一栅极条02之间的栅电阻区03内设置栅极电阻04，该栅电阻区03的区域宽度范围在200～1000μm之间。

对于单个芯片来说，由于在栅电阻区03内设置有至少两个栅极子电阻04，并且每个栅极子电阻04的一端连接主栅极区01，另一端连接第一栅极条02，当其中一个栅极子电阻04损坏时，与其并联的其它子电阻能够正常工作，此时，主栅极区01和第一栅极条02之间仍有其他电阻连接，不会影响芯片的正常工作，更不会因为一个栅极子电阻的损坏而导致整个芯片的损坏。

并且在一个芯片内，主栅极区01上的信号通过栅电阻04传递到第一栅极条02上，然后再到达芯片的每一个元胞上。由于第一栅极条与主栅极区之间的连接电阻阻值都是相同的，与单个子电阻之间的误差无关。因此，对于芯片内部的第一栅极条所接收到的来自主栅极区的信号是相同的，到达每个元胞的信号也基本是相同的，从而提高了芯片内部元胞的开关速度均匀性。

当将多个功率半导体芯片并联在一起实现目标功率等级的功率半导体芯片时，由于单个芯片上的栅极电阻是由多个子电阻并联在一起组成的，克服了现有技术中由于串联的单个电阻的误差较大而引起的芯片间的开关速度不均匀及不均流的缺陷。这是因为，采用并联电阻时，大大降低了每个单个芯片上的第一栅极条到主栅极区的连接电阻阻值对单个子电阻之间的误差敏感性，因此，对于不同芯片间的相同的主栅极区信号，通过多个并联子电阻的连接电阻阻值后，在第一栅极条上得到的信号也是基本相同的。因而，采用多个电阻并联的结构可以极大地降低由于栅电阻的误差所带来的电阻阻值巨大变化，保证了芯片间的开关速度的均匀性及芯片间的均流特性。

作为本发明功率半导体芯片栅极区的另一实施例，如图2所示，上述实施例所述的芯片栅极区的结构还可以进一步包括至少一条位于第一栅极条02外围的第二栅极条05。该第二栅极条05包括第一端和第二端，第一端与第一栅极条01相连，另一端在芯片元胞区10内自由延伸。当所述芯片栅极区的结构包括两条以上的第二栅极条05时，该第二栅极条05的分布优选关于主栅极区01的中心成中心对称分布，或者任意相邻的两个第二栅极条05之间的夹角相等。综合考虑工艺实现与占用芯片面积等因素，第二栅极条05的宽度优选在10～150μm之间。

因为在芯片内部，信号从主栅极区01通过栅电阻04到达第一栅极条02和与第一栅极条02连接的第二栅极条05，这样，由于栅电阻04是固定的，所以在第一栅极条02和第二栅极条05上接收到的从主栅极区04传送的信号基本是相同的，进而由栅极条传递到芯片每个元胞的信号也是相同的，所以，在栅极区内增加第二栅极条05，提高了芯片内部所并联元胞的开关的均匀性。

进一步地，作为本发明功率半导体芯片栅极区的又一实施例，如图3所示，所述的芯片栅极区结构还可以包括位于芯片元胞区10最外围的包围芯片元胞区10的边缘栅极条06。综合考虑工艺实现与占用芯片面积等因素，该边缘栅极条06的宽度范围优选在10～150μm之间。如果该芯片的栅极区结构上同时包含第二栅极条05和边缘栅极条06，则至少一个第二栅极条05的第二端与边缘栅极条06相连，优选地，栅极区内的所有第二栅极条05的第二端均与边缘栅极条06相连。并且当栅极区内含有多条第二栅极条05时，该第二栅极条的分布优选关于主栅极区01的中心成中心对称分布，或均匀分布在所述栅极区内。

上述在芯片的边缘增加了边缘栅极条06，能够提高位于芯片元胞区内靠近边缘的元胞单元的开关均匀性，尤其是当芯片面积较大时，对提高位于边缘的元胞单元的开关均匀性的效果更加显著。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明。他们并非用以限制本发明的保护范围，凡未脱离本发明构思所做的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims

1.一种功率半导体芯片栅极区，其特征在于，包括位于芯片元胞区内的主栅极区、包围所述主栅极区的第一栅极条，位于所述主栅极区和所述第一栅极条之间的栅电阻区，其中，所述栅电阻区内设置有至少两个子电阻，每个所述子电阻的一端与所述主栅极区连接，所述子电阻的另一端与所述第一栅极条连接。

2.根据权利要求1所述的栅极区，其特征在于，还包括至少一条位于所述第一栅极条外围的第二栅极条，所述第二栅极条包括第一端和第二端，所述第一端与所述第一栅极条连接，所述第二端在所述芯片元胞区内自由延伸。

3.根据权利要求2所述的栅极区，其特征在于，所述第二栅极条为2条以上，所述第二栅极条在所述栅电阻区内关于所述栅极区的中心呈中心对称分布，或者，每相邻两个所述第二栅极条之间的夹角相等。

4.根据权利要求1-3任一项所述的栅极区，其特征在于，所述栅极区还包括位于所述芯片元胞区最外围且包围所述芯片元胞区的边缘栅极条，至少一条所述第二栅极条的第二端与所述边缘栅极条相接。

5.根据权利要求1-3任一项所述的栅极区，其特征在于，所述主栅极区的形状为圆形、长方形或正多边形。

6.根据权利要求5所述的栅极区，其特征在于，所述主栅极区的面积为0.5mm²～2mm²。

7.根据权利要求1-3任一项所述的栅极区，其特征在于，所述第一栅极条的形状与所述主栅极区的形状相似。

8.根据权利要求1所述的栅极区，其特征在于，所述第一栅极条的宽度范围在10～150μm之间。

9.根据权利要求1所述的栅极区，其特征在于，所述栅电阻区的区域宽度范围在200～1000μm之间。