CN103336731B - 用于jtag驱动的远程扫描的方法和装置 - Google Patents

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Abstract

一种用于微处理器的扫描电路(JTAG 1149扩展)利用传送逻辑和在比外部JTAG时钟更快的时钟速度操作的扫描链。传送逻辑将输入串行数据流(TDI)转换成向扫描链发送的输入数据分组，并且将输出数据分组转换成输出数据流(TDO)。传送逻辑包括具有分片式输入缓冲器的去串行化器和具有分片式输出缓冲器的串行化器。扫描电路可以用于用边界扫描锁存器测试或者控制微处理器的内部功能。由从外部时钟的过采样中生成的thold信号控制的本地时钟缓冲器可以用来分布时钟信号。结果是一种不受外部JTAG时钟速度限制、从而允许在单个外部JTAG周期内完成多个内部扫描操作的JTAG扫描系统。

Description

用于JTAG驱动的远程扫描的方法和装置
技术领域
本发明主要地涉及数据处理系统，并且更具体地涉及一种使用贯穿由外部源供应的串行数据流依次移位的扫描链来操作或者测试微处理器或者其它计算机系统部件的方法。
背景技术
集成电路用于从简单设备、比如腕表到多数强大计算机系统的广泛多种电子应用。微电子集成电路芯片一般可以视为在半导体衬底(例如硅)上形成的逻辑单元的汇集而在单元之间有电互连。集成电路可以包括很大量单元并且需要在单元之间的复杂连接，这些连接包括可用于寻路由的不同传导介质层。
集成电路已经变得越来越复杂、特别是用作诸如微处理器、适配器芯片等计算机系统部件的设备。这些复杂设计掩埋于微芯片层中，因此可能难以测试或者以别的方式保证恰当性能。已经设计不同方式用于测试集成电路，这些方式之一涉及到使用串行数据流，该串行数据流形成向集成电路的所选输入中馈送的测试图案。这一技术的称为电平灵敏扫描设计(LSSD)的早期版本利用扫描线或者链，该扫描线或者链互连集成电路中集成的多个控制锁存器。数据流将控制锁存器设置成如测试例程希望的预定义状态。这一设计已经演变成电气和电子工程师协会的用于边界扫描测试的联合测试行动小组(JTAG)标准1149。图1图示了可以在处理单元10内嵌入的用于实施JTAG标准的普遍逻辑的简化例子。处理单元10被构造为单个集成电路半导体器件并且一般包括两个处理核12a和12b、存储器子系统14和JTAG接口16。虽然示出了两个处理器核为包含于一个集成芯片10上，但是可以有更少或者更多处理器核。每个处理器核12a、12b具有它自己的控制逻辑18a、18b、执行单元20a、20b和寄存器/缓冲器22a、22b的单独集合、相应一级(L1)高速缓存24a、24b和加载/存储单元(LSU)26a、26b。执行单元20a、20b包括各种算术单元，比如顶点单元和浮点单元以及指令取读单元和指令定序器单元。寄存器20a、20b包括通用寄存器、专用寄存器和重命名缓冲器。L1高速缓存26a、26b(优选地包括每个核中的单独指令和数据高速缓存)和加载/存储单元24a、24b与存储器子系统14通信以从/向存储器分级读取/写入数据。存储器子系统14可以包括二级(L2)高速缓存和存储器控制器。
JTAG接口16具有若干外部输入并且具有一个外部输出，即数据流TDO，这些外部输入包括数据流TDI、状态信号TMS和时钟信号。TCK信号与核12a、12b和存储器子系统14或者微处理器10的其它部件使用的功能时钟分离。JTAG输入和输出可以连接到控制JTAG测试例程的服务处理器或者控制台设备。在处理单元10内部，JTAG 16具有单个扫描链28，该扫描链以环方式互连在功能单元中嵌入的若干锁存器或者附属件(satellite)集合；在这一例子中，有在核12a、12b的每个控制逻辑18a、18b中示出的扫描锁存器集合和在存储器子系统14中示出的另一集合。测试接口的操作由测试访问端口电路支配，该测试访问端口实质上是状态机，该状态机的转变由TMS和TCK信号控制。尽管为了简化而图示了仅三个扫描附属件，但是本领域技术人员理解可以在现有技术的设计中有数十万个附属件。
对JTAG标准1149的扩展可以允许系统还执行和控制集成电路的内部功能方面。例如扫描附属件可以具有可以用来启用和校验部件中的各种功能的内部控制和误差寄存器(以及模式、状态等寄存器)。也可以启用芯片上的任何部件中的寄存器的任何子集。芯片设计者可以选择特定应用可能希望的无论任何配置、例如用于诊断例程的故障指示器。以这一方式，服务处理器或者测试设备可以在系统运行而无中断之时经由JTAG接口16和访问寄存器访问多处理系统中的任何芯片以设置模式、脉冲控制、发起接口对准过程、读取FIR的状态等。可以使用附加控制器(未示出)来实现这些功能，该附加控制器设置内部命令寄存器和内部数据寄存器，并且在部件上、特别是在处理器核12a、12b中运行的汇编代码可以允许核利用这些特征。例如核可以读取另一部件的状态位并且控制它自己的芯片上的任何地方的逻辑而且还可以经由其它JTAG接口访问其它芯片上的部件。
发明内容
本发明主要地涉及一种用于通过以下操作向扫描链中扫描图案数据的方法和装置，扫描链互连在集成电路半导体器件的一个或者多个功能单元中嵌入的多个扫描单元：在集成电路的扫描接口处从在集成电路以外的源接收外部时钟信号，外部时钟信号具有第一频率；在集成电路的扫描接口的输入处接收代表图案数据的输入串行数据流；使用第一传送逻辑从扫描接口的输入处向扫描链传递输入串行数据流作为移位数据；经过由内部时钟信号控制的扫描链移位移位数据以生成返回数据，内部时钟信号具有比第一频率更快的第二频率；并且使用第二传送逻辑从扫描链处向扫描接口的输出传递返回数据作为输出串行数据流。优选地通过对外部时钟信号过采样来生成内部时钟信号。可以通过将输入串行数据流的至少部分转换成输入数据分组并且使用传送协议向扫描链发送输入数据分组来传递输入串行数据流；类似地，可以通过使用传送协议从扫描链处接收输出数据分组并且将输出数据分组转换成输出串行数据流的至少部分来传递返回数据。在示例实施例中，第一传送逻辑包括输入缓冲器，输入缓冲器具有接收输入串行数据流的部分的多个输入缓冲器分片，并且第二传送逻辑包括输出缓冲器，输出缓冲器具有发送输出串行数据流的部分的多个输出缓冲器分片。在一个实施方式中，图案数据是操作数据，并且扫描单元是启用一个或者多个功能单元的功能的控制寄存器。在一个替代实施方式中，图案数据是测试数据，并且扫描单元是边界扫描锁存器。本发明也可以应用于具有多个扫描链的扫描电路，在该情况下，第一传送逻辑和第二传送逻辑具有用于为输入/输出分组选择正确扫描链的复用装置。本发明可以提供附加时钟域，例如第一传送逻辑和第二传送逻辑可以由也比外部时钟更快的第二内部时钟信号控制。
本发明的上述以及附加目的、特征和优点将在以下具体书面描述中变得清楚。
附图说明
通过参照附图可以更好地连接本发明，并且它的许多目的、特征和优点变得为本领域技术人员所清楚。
图1是常规双核处理单元的高级框图，该框图示出了用于扫描链的JTAG接口，该扫描链以环方式将在功能部件中嵌入的扫描单元互连；
图2是根据本发明构造的集成电路的一个实施例的高级框图，该集成电路具有由比JTAG接口供应的测试时钟更快的时钟控制的单个扫描链；
图3是根据本发明构造的集成电路的另一实施例的高级框图，该集成电路具有由单独(更快)时钟控制的多个扫描链；
图4A和图4B是根据本发明的、与协议引擎结合用来将输入扫描数据流转换成用于多个扫描链的单独数据分组并且将来自多个扫描链的数据分组转换成输出扫描数据流的去串行化器和串行化器的框图；
图5是根据本发明一个实施方式的与图4A和图4B的去串行化器和串行化器结合用来设置用于不同扫描链的数据分组的设置逻辑的框图；
图6是根据本发明构造的集成电路的又一实施例的框图，其中集成电路的内部功能在单独(更快)时钟域中由扫描链控制；并且
图7是根据本发明构造的集成电路的又一实施例的框图，该框图图示了对外部JTAG时钟信号过采样以生成用来控制本地时钟缓冲器的thold信号，这些本地时钟缓冲器分布扫描链时钟信号。
在不同图中使用相同标号指示相似或者相同项目。
具体实施方式
如下测试或者电路控制对电路设计者很有帮助，该测试或者电路控制使用经过扫描单元依次移位数据的扫描链，但是这一方式具有若干缺点。依次扫描仅允许移位位于一个单扫描链上的锁存器，即所有扫描锁存器相互连接。扫描速度因而限制在扫描链上的两个锁存器之间的距离。反言之，如果在依次成对锁存器之间希望更大距离，则限制扫描速度。然而扫描速度(外部JTAG时钟TCK)也决定测试或者操作的总操作速度。对于很大扫描链而言，可能需要过量时间经过所有数据移位。利用JTAG标准的现代测试可以涉及到经过扫描链移位数百万位。TCK持续时间还限制JTAG指令触发的内部操作的复杂性。典型TCK速度在范围10-25MHz中。
另一问题涉及用于扫描链的时钟信号的分布。整个扫描链必须由相同移位时钟驱动，即可以向所有内部锁存器分布外部JTAG时钟。随着锁存器数目继续增长，JTAG时钟树类似地在复杂性上增长从而使设计甚至更难以综合。
鉴于前文，将希望设计一种未这样受外部JTAG时钟速度或者JTAG时钟树限制的改进JTAG扫描方法。如果该方法可以允许多个内部扫描操作在单个外部JTAG周期内完成，则这将类似地有利。本发明通过提供用于扫描链的比JTAG时钟更快的新时钟信号来实现这些目的。还可以有利地用时钟网络(mesh)实施本发明，该时钟网络使用JTAG时钟的过采样。来自测试访问端口的保持信号可以用来向网络的本地时钟缓冲器指示何时承认(honor)用于内部时钟分布的信号。
现在参照附图并且具体参照图2，描绘了根据本发明构造的集成电路的一个实施例30。集成电路30可以例如是微处理器，但是这一例子并非为了在限制意义上加以解释，因为本发明适用于任何类型的半导体器件，这包括“片上系统”或者比图1中所示微处理器更复杂的微处理器、例如具有更高级(板上)高速缓存的微处理器。集成电路10根据设计的性质包括各种功能单元(在图2中未示出)。集成电路30还包括用于测试和/或操作的普遍逻辑，该测试和/或操作使用扫描链32，该扫描链互连多个扫描单元(例如锁存器)，这些扫描单元是功能单元的输入或者输出。然而，扫描链32未由外部JTAG信号TCK钟控而实际上由单独时钟信号CLK_1控制。示出了外部CLK_1信号为源于集成电路30外部，但是也可以使用常规部件(比如振荡器和锁相环)来内部生成它。
在这一实施方式中，向经由测试访问端口36(即JTAG接口)由更慢TCK信号控制的输入锁存器34发送数据流TDI。输入锁存器34的输出被连接到第一分组传送电路38。分组传送电路38使用任何方便的分组协议(例如TCP/IP)将串行数据流转换成数据分组。分组然后以更快CLK_1速度沿着扫描链32发送，并且根据使用的特定协议由链中的每个扫描单元处理。扫描链32的输出连接到第二分组传送电路38b，该第二分组传送电路取得分组数据并且将它转换回成串行流而且向输出锁存器40转发它。输出锁存器40的输出是符合JTAG的TDO扫描数据。因此，尽管扫描链能够更快完成它的操作，但是这些操作对于仅看见由更慢JTAG时钟控制的正常JTAG接口的外部JTAG主控器而言为透明。尽管示例实施例利用TCP/IP，但是可以使用其它传送机制/协议，比如PCI Express、Infiniband或者HyperTransport。
现在参照图3，描绘了根据本发明构造的集成电路的更复杂实施例30’。集成电路30’将相似分组传送协议用于扫描测试/操作，但是现在具有多个扫描链。第二内部时钟CLK_2用于TAP以及排除扫描链的其它内部电路(两个协议引擎还可以在单独时钟上运行)。CLK_2信号的频率类似地比TCK的频率更快。前端传送电路52a包括缓冲输入数据流用于向扫描链之一的有选择发送的去串行化器54a和移位设置编码逻辑56a。后端传送电路52a类似地包括根据缓冲的数据分组构造输出数据流的移位设置解码逻辑56b和串行化器54b。
缓冲由于使用的传送协议的延时而特别有利并且可以参照图4A-4B和5来更好地理解。在外部JTAG主控器向芯片发送JTAG扫描操作时，测试访问端口(TAP)逻辑对JTAG指令解码。当对用于远程扫描的JTAG指令解码以将JTAG引擎切换成Update-IR状态(JTAG标准使用该状态以指示应当更新TAP控制器的指令寄存器)时，向协议引擎60馈给设置数据以配置用于不同扫描链的扫描链复用器。设置数据可以基于特定实施方式的细节由复用器选择控制、移位长度和移位速度构成。当JTAG引擎移向Shift-DR状态(JTAG标准使用该状态以指示测试/操作数据传入)时，向输入缓冲器62的一个分片(分片A)中移位串行JTAG数据流。计数器可以用来控制所得数据分组大小。一旦数据移位达到缓冲器分片的大小(或者测试访问端口离开Shift DR状态)，向协议引擎60转发分片A的内容。在这一相同时间，TDI线上的串行数据流切换以将数据向分片B寻路由用于创建下一数据分组。
如图5中可见，协议引擎60将数据分组与设置数据一起向移位设置编码逻辑56a转发。移位引擎向指定的扫描链选择性地发送分组作为移位数据，从而使用输入分片数据按照分片中的位数移位输入扫描链，即以组块为单位按输入缓冲器分片的大小将移位数据。协议引擎60也从链接收移位数据，因此在协议引擎60向扫描链传递来自去串行化器54a的图案数据时，它可以同时(在来自JTAGShift-DR状态的相同触发时)向串行化器54b选择性地传递来自另一扫描链的返回数据。如图4B中进一步所见，串行化器54b包括与去串行化器54a相似的缓冲器结构，但是这时用作输出缓冲器64。以相似交织方式，当输出缓冲器64的一个分片从协议引擎接收数据时，输出缓冲器64的另一分片可以将数据放置于输出TDO串行线上。
在图3的简化例子中，存在经由一个复用器集合访问的三个扫描链，但是在具有大量扫描链的实施方式中，还可以在各自具有相应复用器的多个集合中布置它们。在这样的情况下，可以如图3中的虚线所示提供附加移位设置编码/解码逻辑电路。
在示例实施方式中，输入缓冲器和输出缓冲器各自由具有相同大小的两个分片构成，但是缓冲器的大小和数目可以变化。输入/输出缓冲器的适当大小一般可以取决于所选协议的延时及其关联协议引擎。为了覆盖增加的延时，可以增加分片数目或者每个分片的大小。为了更高TCK时钟速度，也可以增加缓冲器大小。
通过使用多个输入缓冲器分片和输出缓冲器分片，向外部JTAG主控器完全隐藏来自协议使用的开销。然而芯片内部JTAG功能或者JTAG触发的协议需要比JTAG外部主控设备更快运行。尽管扫描时钟信号CLK_1在JTAG时钟信号TCK期间的任何增加可以有利，但是本发明优选地使用CLK_1时钟速度，该CLK_1时钟速度是TCK时钟速度的至少五倍并且更优选地快约十倍，例如对于以25MHz操作的JTAG时钟，CLK_1信号可以是250MHz。还可以与适当交织器逻辑(未示出)并行操作多个扫描链。
尽管本发明使用与其中扫描附属件是边界扫描锁存器的测试，但是它同样适用于其中扫描附属件包括存储元件、控制寄存器等的操作使用。图6图示了这样的实施方式30’，其中经由扫描链访问各种复杂内部功能(IFA1-IFA5)。所有内部功能是与测试访问端口使用的CLK_2时钟域分离的CLK_1时钟域的部分。在图6中图示了仅一个扫描链，但是本发明可以与用于不同内部功能集合的多个扫描链一起实施。在这样的情况下，不同内部功能集合可以具有不同内部时钟域、即用于每个扫描链的不同域(可以提供未与CLK_1或者TCK同步的附加时钟域)。
在本发明的优选实施例中，所有芯片内部扫描逻辑在更快时钟上运行，但是JTAG逻辑仍然对外部TCK信号的上升和下降沿有反应。内部逻辑还优选地同步运行以维持JTAG时钟到数据的对应性。图7描绘了用于本发明的优选时钟分布系统70。时钟分布系统70利用本地时钟缓冲器(LCB)72以创建时钟网络或者网格，该时钟网络或者网格与大型常规JTAG时钟树相比更高效地分布同步的时钟信号。LCB 72由从TCK信号(例如CLK_2)的过采样中生成的thold信号控制(门控)。时钟网格可以重用芯片上的现有时钟设施。
虽然已经参照具体实施例描述本发明，但是这一描述并非为了在限制意义上加以解释。公开的实施例的各种修改以及本发明的替代实施例将在参照本发明的描述时变得为本领域技术人员所清楚。因此设想可以进行这样的修改而未脱离如在所附权利要求中限定的本发明的精神实质或者范围。

Claims (20)

1.一种向扫描链中扫描图案数据的方法，所述扫描链将集成电路的一个或者多个功能单元中嵌入的多个扫描单元互连，所述方法包括：
在所述集成电路的扫描接口处从在所述集成电路以外的源接收外部时钟信号，所述外部时钟信号具有第一频率；
在所述集成电路的所述扫描接口的输入处接收代表所述图案数据的输入串行数据流；
使用第一传送逻辑从所述扫描接口的所述输入向所述扫描链传递所述输入串行数据流作为移位数据；
经过由内部时钟信号控制的所述扫描链移位所述移位数据以生成返回数据，所述内部时钟信号具有比所述第一频率更快的第二频率；以及
使用第二传送逻辑从所述扫描链向所述扫描接口的输出传递所述返回数据作为输出串行数据流。
2.根据权利要求1所述的方法，其中：
所述传递所述输入串行数据流包括将所述输入串行数据流的至少部分转换成输入数据分组并且使用传送协议向所述扫描链发送所述输入数据分组；并且
所述传递所述返回数据包括使用所述传送协议从所述扫描链接收输出数据分组并且将所述输出数据分组转换成所述输出串行数据流的至少部分。
3.根据权利要求2所述的方法，其中：
在所述第一传送逻辑的输入缓冲器中缓冲所述输入串行数据流的所述部分；并且
在所述第二传送逻辑的输出缓冲器中缓冲所述输出串行数据流的所述部分。
4.根据权利要求1所述的方法，其中通过对所述外部时钟信号过采样来生成所述内部时钟信号。
5.根据权利要求1所述的方法，其中所述图案数据是操作数据，并且所述扫描单元是启用所述一个或者多个功能单元的功能的控制寄存器。
6.根据权利要求1所述的方法，其中所述图案数据是测试数据，并且所述扫描单元是边界扫描锁存器。
7.根据权利要求1所述的方法，其中：
所述扫描链是所述集成电路中的、可由所述第一传送逻辑和所述第二传送逻辑访问的多个扫描链之中的第一扫描链；
向所述第一扫描链选择性地传递所述输入串行数据流；以及
从所述第一扫描链选择性地传递所述输出串行数据流。
8.根据权利要求1所述的方法，其中所述内部时钟信号是第一内部时钟信号，并且所述第一传送逻辑和所述第二传送逻辑由第二内部时钟信号控制，所述第二内部时钟信号具有比所述第一频率更快的第三频率。
9.一种用于半导体器件的扫描电路，所述半导体器件具有一个或者多个功能单元，所述扫描电路包括：
至少一个扫描链，所述扫描链互连在所述一个或者多个功能单元中嵌入的多个扫描单元，所述扫描链由具有第一频率的内部时钟信号控制；
包括扫描输入和扫描输出的扫描接口，所述扫描接口适于接收具有比所述第一频率更慢的第二频率的外部时钟信号；
第一传送逻辑，所述第一传送逻辑从所述扫描输入向所述扫描链传递代表图案数据的输入串行数据流；以及
第二传送逻辑，所述第二传送逻辑从所述扫描链向所述扫描输出传递输出串行数据流。
10.根据权利要求9所述的扫描电路，其中：
所述第一传送逻辑将所述输入串行数据流的至少部分转换成输入数据分组并且使用传送协议向所述扫描链发送所述输入数据分组；并且
所述第二传送逻辑使用所述传送协议从所述扫描链接收输出数据分组并且将所述输出数据分组转换成所述输出串行数据流的至少部分。
11.根据权利要求10所述的扫描电路，其中：
所述第一传送逻辑包括输入缓冲器，所述输入缓冲器接收所述输入串行数据流的所述部分；并且
所述第二传送逻辑包括输出缓冲器，所述输出缓冲器发送所述输出串行数据流的所述部分。
12.根据权利要求9所述的扫描电路，其中通过对所述外部时钟信号过采样来生成所述内部时钟信号。
13.根据权利要求9所述的扫描电路，其中所述图案数据是操作数据，并且所述扫描单元是启用所述一个或者多个功能单元的功能的控制寄存器。
14.根据权利要求9所述的扫描电路，其中所述图案数据是测试数据，并且所述扫描单元是边界扫描锁存器。
15.根据权利要求9所述的扫描电路，其中：
所述扫描链是所述半导体器件中的、可由所述第一传送逻辑和所述第二传送逻辑访问的多个扫描链之中的第一扫描链；
所述第一传送逻辑包括用于向所述第一扫描链选择性地传递所述输入串行数据流的第一复用器装置；并且
所述第二传送逻辑包括用于从所述第一扫描链选择性地传递所述输出串行数据流的第二复用器装置。
16.根据权利要求9所述的扫描电路，其中所述内部时钟信号是第一内部时钟信号，并且所述第一传送逻辑和所述第二传送逻辑由第二内部时钟信号控制，所述第二内部时钟信号具有比所述第一频率更快的第三频率。
17.一种微处理器，包括：
多个功能单元，所述多个功能单元包括一个或者多个处理器核和操作地连接到所述一个或者多个处理器核的存储器子系统；
多个扫描链，所述多个扫描链将所述功能单元中嵌入的扫描单元的各集合互连，所述扫描链由具有第一频率的内部时钟信号控制；
包括扫描输入和扫描输出的扫描接口，所述扫描输入和所述扫描输出由具有比所述第一频率更慢的第二频率的外部时钟信号控制；
第一传送逻辑，所述第一传送逻辑将在所述扫描输入的输入串行数据流转换成输入数据分组并且使用传送协议向所述扫描链选择性地发送所述输入数据分组；以及
第二传送逻辑，所述第二传送逻辑使用所述传送协议从所述扫描链选择性地接收输出数据分组并且将所述输出数据分组转换成在所述扫描输出的输出串行数据流。
18.根据权利要求17所述的微处理器，其中所述第一传送逻辑和所述第二传送逻辑使用共同协议引擎以将所述输入串行数据流转换成所述输入数据分组并且将所述输出数据分组转换成所述输出串行数据流。
19.根据权利要求17所述的微处理器，其中：
所述第一传送逻辑包括输入缓冲器，所述输入缓冲器具有接收所述输入串行数据流的部分的多个输入缓冲器分片；并且
所述第二传送逻辑包括输出缓冲器，所述输出缓冲器具有发送所述输出串行数据流的部分的多个输出缓冲器分片。
20.根据权利要求17所述的微处理器，其中所述内部时钟信号是第一内部时钟信号，并且所述第一传送逻辑和所述第二传送逻辑由第二内部时钟信号控制，所述第二内部时钟信号具有比所述第一频率更快的第三频率。
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