CN103311219B - 用于后钝化互连的电感器 - Google Patents

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Abstract

提供了一种电感器器件和形成电感器器件的方法。在一些实施例中，电感器器件包括所设置的后钝化互连(PPI)层和凸块下金属化(UBM)层，每个都设置在衬底之上。PPI层形成线圈和伪焊盘。伪焊盘设置在线圈的大部分周围，以使线圈免受电磁干扰。UBM层的第一部分电连接至线圈并且被配置成与电连接件相接合。本发明还提供了一种用于后钝化互连的电感器。

Description

用于后钝化互连的电感器
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种用于后钝化互连的电感器。
背景技术
半导体器件性能的进步很大程度上归因于器件尺寸的减小。最初，光刻和能够缩放这种器件的其他微电子制造技术不可对通常在半导体器件中采用的电感器、电容器和其他无源组件进行修改。然而，最终发展的电感器设计类似地利用微电子制造工艺的进步并且经历了缩放到类似于有源器件的程度。
通过实例，电感器现在通常以在平行于衬底表面的平面中创建的螺旋形状在半导体器件衬底的表面上创建。当必须获得足够电感值时，电感器可以具有这些螺旋形线圈中的多个。不幸地是，用于创建螺旋形电感器的传统方法可能产生具有有限性能的电感器器件。
电感器的性能参数通常由其品质因数Q表示。品质因数被限定为存储在电感器的反应部分中的能量和在反应部分中丢失的能量之间的比率。通常，品质因数越高，电感器的性能越好。
在一些情况下，利用超厚金属(UTM)处理制造电感器。然而，UTM工艺非常复杂并且要求大芯片面积。另外，UTM处理可能限制或约束对高品质因数的追求。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电感器器件，包括：后钝化互连(PPI)层，设置在衬底之上，所述PPI层形成线圈和伪焊盘，所述伪焊盘设置在所述线圈的大部分周围，以保护所述线圈免受电磁干扰；以及凸块下金属化(UBM)层，设置在所述衬底之上，所述UBM层的第一部分电连接至所述线圈并且被配置成与电连接组件相接合。
在所述电感器器件中，在所述伪焊盘之上形成所述UBM层的第二部分，以进一步保护所述线圈免受电磁干扰。
在所述电感器器件中，所述UBM层的所述第二部分与所述伪焊盘重叠。
在所述电感器器件中，所述UBM层的所述第二部分不与所述伪焊盘重叠。
在所述电感器器件中，所述UBM层的所述第二部分直接形成在所述伪焊盘上。
在所述电感器器件中，所述线圈包括线圈接触焊盘，所述线圈接触焊盘与所述伪焊盘的图案相对准。
在所述电感器器件中，所述电感器器件包括由所述衬底支撑的顶部金属层，所述顶部金属层电连接至高电压，并且所述所述UBM层的所述第二部分和所述伪焊盘中的至少一个电连接至低电压。
在所述电感器器件中，当从上面看时，所述线圈和由所述伪焊盘形成的图案基本上相互同心。
在所述电感器器件中，当从上面看时，所述伪焊盘是正方形图案、六边形图案和圆形图案中的至少一种。
在所述电感器器件中，所述UBM层的所述第一部分包括：底座结构，被配置成支撑导电金属。
根据本发明的另一方面，提供了一种电感器器件，包括：后钝化互连(PPI)层，设置在衬底之上，所述PPI层形成线圈接触焊盘和伪焊盘，以保护所述线圈免受电磁干扰；以及凸块下金属化(UBM)层，设置在所述衬底之上，所述UBM层的第一部分形成线圈，所述线圈基本上设置在所述伪焊盘内，电连接至所述线圈接触焊盘，并且被配置成与电连接组件相接合。
在所述电感器器件中，所述UBM层的第二部分形成在所述伪焊盘之上，以进一步保护所述线圈免受电磁干扰。
在所述电感器器件中，所述UBM层的所述第二部分与所述伪焊盘重叠。
在所述电感器器件中，所述UBM层的所述第二部分不与所述伪焊盘重叠。
在所述电感器器件中，表面加工件直接形成在所述UBM层的所述第一部分和所述UBM层的所述第二部分中的至少一个上。
在所述电感器器件中，所述线圈包括线圈接触焊盘，并且所述UBM层的所述第一部分包括凸块下底座，所述线圈接触焊盘和所述凸块下底座与所述伪焊盘的图案相对准，并且其中，所述电感器器件进一步包括由所述衬底支撑的顶部金属层，所述顶部金属层电连接至高电压，并且所述UBM层的所述第二部分和所述伪焊盘中的至少一个电连接至低电压。
根据本发明的又一方面，提供了一种形成电感器器件的方法，包括：在衬底之上形成线圈，使用后钝化互连(PPI)层在所述衬底之上形成伪焊盘，所述伪焊盘被配置成保护所述线圈免受电磁干扰；以及在所述伪焊盘之上沉积凸块下金属(UBM)层的一部分。
在所述方法中，进一步包括：使用所述PPI层同时形成所述线圈和所述伪焊盘。
在所述方法中，进一步包括：在所述伪焊盘之上沉积UBM层的一部分的步骤的同时，使用所述UBM层的另一部分形成所述线圈。
在所述方法中，进一步包括：在所述伪焊盘和所述线圈之上沉积表面加工件，并且将所述UBM层的所述部分和所述伪焊盘连接至低电压。
附图说明
为了更完整地理解本发明及其优点，现在结合附图对以下说明作出参考，其中：
图1是电感器器件的一个实施例的部分平面图；
图2是基本上沿着线2-2的图1的电感器器件的横截面图；
图3a-图3b是基本上沿着线3-3的图1的电感器器件中的伪焊盘的实施例的横截面图；
图4是电感器器件的另一个实施例的部分平面图；
图5是基本上沿着线5-5的图4的电感器器件的横截面图。
图6a-图6b是基本上沿着线6-6的图4的电感器器件中的伪焊盘的实施例的横截面图；
图7是电感器器件的另一个实施例的部分平面图；以及
图8是示出形成图1和图4的电感器器件的工艺的流程图。
具体实施方式
以下详细地论述当前优选实施例的制造和使用。然而，将想到，本发明提供可以在多种特定上下文中具体化的多个可应用发明思想。所论述的特定实施例仅示出制造和使用本发明的特定方式，并且不限制本发明的范围。
将关于特定上下文中的优选实施例描述本发明，即，电感器器件。然而，本发明还可以应用至其他半导体结构或电路。
同时参考图1-图2，描述电感器器件10的一个实施例。如以下更完整解释的，图1-图2的电感器器件10提供对电磁干扰的良好屏蔽和高品质因数Q。电感器器件10通常包括后钝化互连(PPI)层12和凸块下金属化(UBM)层等14，它们由衬底16、顶部金属层18、钝化层20、接触层22、第一聚合材料层24和第二聚合材料层26支撑或者与这些层相接合。在一些实施例中，附加钝化层可以形成在第一聚合层24和钝化层20之间。这样的双钝化结构通过在钝化中完全或基本嵌入接触层22来给接触层22提供附加保护。
如图2所示，衬底16从下面支撑(support)顶部金属层18。在一些实施例中，顶部金属层18直接形成在或者嵌入在衬底16内。顶部金属层18可以电连接至设置在衬底16的硅中的下部金属层或其他电子器件，为了便于说明，其未在图2中示出。顶部金属层18可以由铜或另一种高导电金属或材料形成。
仍然参考图2，钝化层20由衬底16和顶部金属层18的一部分支撑。在一些实施例中，钝化层20由钝化氧化物、氮化硅(SiN)、氮氧化硅(SiNOx)或氧化硅(SiOx)形成。如果利用上述双钝化结构，则附加钝化层可以由相同材料或其结合形成。如图2所示，钝化层20独立地或者与顶部金属层18一起支撑接触层22，其可以形成穿过钝化层20中的打开窗口区域到达顶部金属层18的接触件。在一些实施例中，接触件具有约2微米至约5微米的宽度。在一些实施例中，接触层22被嵌入钝化层20中。同样地，接触层22设置在顶部金属层18之上并且与其直接接触。在一些实施例中，接触层22由铝或另一种高导电材料形成。
在钝化层20和接触层22的一部分之上形成第一聚合材料层24。在一些实施例中，第一聚合材料层24由聚苯恶唑(polybenzoxaxole)形成。如图2所示，第一聚合材料层24围绕接触层22。另外，第一聚合材料层24与接触层22一起通常支撑PPI层12和第二聚合材料层26的一部分。如图2所示，第一聚合材料层24、接触层22以及顶部金属层18可以相堆叠，使得这些结构通常垂直地相互对准。
如图1-图2中共同示出，PPI层12形成线圈28和伪焊盘30。在一些实施例中，PPI层12同时形成线圈28和伪焊盘30。如图所示，伪焊盘30通常以一图案布置，以围绕或环绕线圈28的所有或大部分。换句话说，线圈28基本上定位在由伪焊盘30形成的边界内。这样，伪焊盘30能够保护线圈免受电磁干扰。在一些实施例中，伪焊盘30电连接至地32或低电压源，以进一步促进屏蔽电磁干扰。另外，一个或多个伪焊盘30可以使用PPI层12或UBM层14相互电连接。在一些实施例中，PPI层12的厚度34或深度大于或等于约4微米。
现在参考图1，线圈28包括线圈接触焊盘36，其在一些实施例中与伪焊盘30的图案对准。换句话说，线圈接触焊盘36符合或适合伪焊盘30的一般形状或轮廓。在一些实施例中，接触焊盘36与伪焊盘30不对准。在一些实施例中，焊盘尺寸不受限制并且可以通过接触件22、UBM层14或者其他金属或电连接而电连接至另一个UBM层，在一些实施例中，当如图1所示，从上面看时，伪焊盘30和/或线圈28通常是正方形或矩形。在这种情况下，由线圈28和伪焊盘30形成的图案基本上相互同心。本领域技术人员将认识到，伪焊盘30可以形成当从上面看时类似各种(myriad)其他形状的图案。
在一些实施例中，伪焊盘30由多个等间隔的单独伪焊盘形成，每个都与线圈28的中心偏移相同或类似距离。在一些实施例中，伪焊盘30与线圈28的外部边界间隔约15微米。虽然如此，本领域技术人员将认识到，伪焊盘30可以具有包括多种不同间隔的多种不同配置。
返回参考图2，在PPI层12的一部分之上和UBM层14的一部分之下形成第二聚合材料层26。如图1-图2所示，在一些实施例中，第二聚合材料层26直接设置在伪焊盘30和线圈12的一部分上。另外，如图2所示，第二聚合材料层26的一部分直接设置在UBM层14下面。在一些实施例中，第二聚合材料层26由聚苯恶唑形成。
共同参考图1-图2，在一些实施例中，UBM层14通常包括第一部分38和第二部分40。如图所示，第一部分38的一端42电连接至线圈28的相应端部44。第一部分38的另一端46可以包括或电连接至凸块下底座48，凸块下底座被配置成支撑并且与电连接组件(例如，来自球栅阵列的焊锡球、铜柱等)相接合。图2中所示的焊锡球50被提供用于示出电连接组件或器件的一种形式，并且在一些实施例中可以被省略。在一些实施例中，UBM层14的厚度52大于或等于约4微米。在一些实施例中，UBM层14由铜、铝、或另一种高导电材料形成。
在一些实施例中，凸块下底座48和线圈接触焊盘36位于线圈28的相对侧上。另外，凸块下底座48和线圈接触焊盘36可以被布置成适合或符合伪焊盘30的布局。虽然如此，凸块下焊盘48和接触焊盘36还可以另外布置。
UBM层14的第二部分40被设置在伪焊盘30之上，并且在一些实施例中，直接设置在伪焊盘30之上，以提供对电磁干扰的附加屏蔽。在一些实施例中，UBM层14的第二部分40和伪焊盘30电耦合和/或连接至地或低电压源，以促进对电磁干扰的屏蔽。在一些实施例中，顶部金属层18可以电连接至高压，并且UBM层14、伪焊盘30或两者可以电连接至低压。
现在参考图3a，其是单个伪焊盘30的横截面，在一些实施例中，UBM层14的第二部分40基本上覆盖下部PPI层12。换句话说，UBM层14的第二部分40的覆盖区大于PPI层12。现在参考图3b，在另一个实施例中，UBM层14的第二部分40不覆盖PPI层12。换句话说，UBM层14的第二部分40的覆盖区小于PPI层12。
现在参考图4-图5，示出电感器器件54的另一个实施例。类似于图1-2的电感器器件10，图4-图5的电感器器件54还提供对电磁干扰的良好屏蔽和高品质因数Q。图4-图5的电感器器件54还通常包括PPI层12和UBM层14，它们由衬底16、顶部金属层18、钝化层20、接触层22、第一聚合材料层24和第二聚合材料层26支撑或者与这些层相接合。然而，与图1-图2的电感器器件10相反，图4-图5的电感器器件54中的线圈28完全或者基本上由UBM层14的第一部分38形成，而不由PPI层12形成。
如图4-图5所示，PPI层12仅形成如图1-图2中所示的线圈接触焊盘36。线圈接触焊盘36的端部56电连接至线圈28的相应端部58，其由UBM层14构成。PPI层12形成伪焊盘30，其设置在线圈28的所有或大部分周围。从而，伪焊盘30保护线圈28免受电磁干扰。
UBM层14的第一部分38包括凸块下底座48，其被配置成支撑并且与来自球栅阵列的焊锡球50相连接。图5中所示的焊锡球50被提供用于示出电连接组件或器件的一种形式的目的并且在一些实施例中可以被省略。如所示，在一些实施例中，凸块下底座48和线圈接触焊盘36与伪焊盘30的布局相对准或相配合(conform)。
UBM层14的第二部分40设置在伪焊盘30之上，并且在一些实施例中，直接设置在伪焊盘30之上，以提供对电磁干扰的附加屏蔽。在一些实施例中，UBM层14的第二部分40和伪焊盘30电连接至地电位或低电压源，以促进对电磁干扰的屏蔽。另外，伪焊盘30中的一个或多个可以使用PPI层12或UBM层14相互电连接。
如图4-图5所示，在一些实施例中，表面加工件(surfacefinish)60被形成或沉积在UBM层14的第一部分38、UBM层14的第二部分40或两者之上或者直接位于UBM层14的第一部分38、UBM层14的第二部分40或两者上。表面加工件60通常保护UBM层14并且可以增强或提高电感器器件54的可靠性。在一些实施例中，表面加工件60由化学镀镍(ENEP)、化学镀镍金(ENEPIG)、浸金(IT)、浸银(IS)等构成。
现在参考图6a，其是单个伪焊盘30的横截面图，在一些实施例中，UBM层14的第二部分40、表面加工件60或两者通常覆盖下部PPI层12。换句话说，UBM层14的第二部分40、表面加工件60或它们的结合的覆盖区大于PPI层12。现在参考图6b，在另一个实施例中，UBM层14的第二部分40、表面加工件60或两者通常不能覆盖或终止于PPI层12的边界。换句话说，UBM层14的第二部分40、表面加工件60或两者的覆盖区小于或等于各个伪焊盘30。
现在参考图7，示出电感器器件70的另一个实施例。分别类似于图1-图2和图4-图5的电感器器件10、54，图7的电感器器件70还提供对电磁干扰的良好屏蔽和高品质因数Q。图7的电感器器件还通常包括PPI层12和UBM层14。虽然图7中未示出，但是电感器70还可以包括在其他电感器器件10、54中存在的结构，诸如衬底16、顶部金属层18、钝化层20、接触层22以及第一聚合材料层24。然而，与图1-图2和图4-图5的电感器器件10、54相反，图7的电感器器件70中的线圈28通过由UBM层14的第一部分38连接在一起的PPI层12的单独路径形成。除了在此示出的电感器10、54、70的形式之外，本领域技术人员将认识到，在不脱离本发明的范围的情况下，其他电感器图案也是可允许的。
现在参考图8，示出形成电感器器件10、54的方法62。在框64中，在衬底16之上形成线圈。此后，在框66中，使用PPI层12在衬底16之上形成伪焊盘30。接下来，在框68中，在伪焊盘30之上沉积UBM层14的第一部分38。在一些实施例中，不是PPI层12的所有部分都被同时制造(例如，在一个(拍摄)阶段)。
在一些实施例中，使用PPI层12同时形成线圈28和伪焊盘30。在一些实施例中，UBM层14的第一部分38被用于形成线圈28，并且UBM层14的第二部分40同时沉积在伪焊盘30之上。另外，在一些实施例中，在UBM层14的第一部分38、UBM层14的第二部分40或两者之上沉积表面加工件60。而且，在一些实施例中，伪焊盘30、UBM层14的第一部分或两者连接至地电位32或低电压源。
电感器器件包括：设置在衬底之上的后钝化互连(PPI)层，PPI层形成线圈和伪焊盘；伪焊盘，设置在线圈的大部分周围以保护线圈免受电磁辐射；凸块下金属(UBM)层，设置在衬底之上，UBM层的第一部分电连接至线圈并且被配置成与球栅阵列相连接。
电感器器件包括：设置在衬底之上的后钝化互连(PPI)层，PPI层形成线圈接触焊盘和伪焊盘，以保护线圈免受电磁干扰；以及凸块下金属(UBM)层，设置在衬底之上；UBM层的第一部分，形成线圈，线圈基本上设置在伪焊盘内，电连接至线圈接触焊盘，并且被配置成与球栅阵列相连接。
形成电感器器件的方法包括：在衬底之上形成线圈；使用后钝化互连(PPI)层在衬底之上形成伪焊盘，伪焊盘被配置成保护线圈免受电磁干扰；以及在伪焊盘之上沉积凸块下金属化(UBM)层的一部分。
虽然参考示意性实施例描述了本发明，但是该描述不旨在被限制性地解释。参考该描述，本发明的示意性实施例、以及其他实施例的多种修改和结合对于本领域技术人员来说是明显的。从而，意味着所附权利要求包含任何这样的修改或实施例。

Claims (17)

1.一种电感器器件，包括：
后钝化互连(PPI)层，设置在衬底之上，所述后钝化互连层形成线圈和伪焊盘，所述伪焊盘设置在所述线圈的大部分周围，以保护所述线圈免受电磁干扰；以及
凸块下金属化(UBM)层，设置在所述衬底之上，所述凸块下金属化层的第一部分电连接至所述线圈并且被配置成与电连接组件相接合。
2.根据权利要求1所述的电感器器件，其中，在所述伪焊盘之上形成所述凸块下金属化层的第二部分，以进一步保护所述线圈免受电磁干扰。
3.根据权利要求2所述的电感器器件，其中，所述凸块下金属化层的所述第二部分与所述伪焊盘重叠。
4.根据权利要求2所述的电感器器件，其中，所述凸块下金属化层的所述第二部分不与所述伪焊盘重叠。
5.根据权利要求2所述的电感器器件，其中，所述凸块下金属化层的所述第二部分直接形成在所述伪焊盘上。
6.根据权利要求1所述的电感器器件，其中，所述线圈包括线圈接触焊盘，所述线圈接触焊盘与所述伪焊盘的图案相对准。
7.根据权利要求2所述的电感器器件，其中，所述电感器器件包括由所述衬底支撑的顶部金属层，所述顶部金属层电连接至高电压，并且所述所述凸块下金属化层的所述第二部分和所述伪焊盘中的至少一个电连接至低电压。
8.根据权利要求1所述的电感器器件，其中，当从上面看时，所述线圈和由所述伪焊盘形成的图案基本上相互同心。
9.根据权利要求1所述的电感器器件，其中，当从上面看时，所述伪焊盘是正方形图案、六边形图案和圆形图案中的至少一种。
10.根据权利要求2所述的电感器器件，其中，所述凸块下金属化层的所述第一部分包括：底座结构，被配置成支撑导电金属。
11.一种电感器器件，包括：
后钝化互连(PPI)层，设置在衬底之上，所述后钝化互连层形成线圈接触焊盘和伪焊盘，以保护所述线圈免受电磁干扰；以及
凸块下金属化(UBM)层，设置在所述衬底之上，所述凸块下金属化层的第一部分形成线圈，所述线圈基本上设置在所述伪焊盘内，电连接至所述线圈接触焊盘，并且被配置成与电连接组件相接合。
12.根据权利要求11所述的电感器器件，其中，所述凸块下金属化层的第二部分形成在所述伪焊盘之上，以进一步保护所述线圈免受电磁干扰。
13.根据权利要求12所述的电感器器件，其中，所述凸块下金属化层的所述第二部分与所述伪焊盘重叠。
14.根据权利要求12所述的电感器器件，其中，所述凸块下金属化层的所述第二部分不与所述伪焊盘重叠。
15.根据权利要求12所述的电感器器件，其中，表面加工件直接形成在所述凸块下金属化层的所述第一部分和所述凸块下金属化层的所述第二部分中的至少一个上。
16.根据权利要求12所述的电感器器件，其中，所述线圈包括线圈接触焊盘，并且所述凸块下金属化层的所述第一部分包括凸块下底座，所述线圈接触焊盘和所述凸块下底座与所述伪焊盘的图案相对准，并且其中，所述电感器器件进一步包括由所述衬底支撑的顶部金属层，所述顶部金属层电连接至高电压，并且所述凸块下金属化层的所述第二部分和所述伪焊盘中的至少一个电连接至低电压。
17.一种形成电感器器件的方法，包括：
在衬底之上形成线圈，
使用后钝化互连(PPI)层在所述衬底之上形成伪焊盘，所述伪焊盘被配置成保护所述线圈免受电磁干扰；以及
在所述伪焊盘之上沉积凸块下金属(UBM)层的一部分，其中，使用所述后钝化互连层同时形成所述线圈和所述伪焊盘。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620469B2 (en) * 2013-11-18 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming post-passivation interconnect structure
US9000876B2 (en) * 2012-03-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor for post passivation interconnect
US9245940B2 (en) 2014-02-12 2016-01-26 Qualcomm Incorporated Inductor design on floating UBM balls for wafer level package (WLP)
US9691686B2 (en) 2014-05-28 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor device
US9484312B2 (en) * 2015-01-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor shielding structure, integrated circuit including the same and method of forming the integrated circuit
KR102408126B1 (ko) 2015-05-29 2022-06-13 삼성전자주식회사 솔더 브릿지를 억제할 수 있는 전기적 패턴을 갖는 전기적 장치
US10043769B2 (en) * 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
US10535635B2 (en) 2018-06-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Second semiconductor wafer attached to a first semiconductor wafer with a through hole connected to an inductor
KR20200086411A (ko) 2019-01-08 2020-07-17 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866467A (zh) * 2005-05-18 2006-11-22 米辑电子股份有限公司 一种线路元件的制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW586207B (en) * 2002-01-29 2004-05-01 Via Tech Inc Flip-chip die
US7141883B2 (en) * 2002-10-15 2006-11-28 Silicon Laboratories Inc. Integrated circuit package configuration incorporating shielded circuit element structure
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
CN1914699B (zh) * 2004-07-23 2011-07-13 株式会社村田制作所 电子元件的制造方法、母板和电子元件
US20060081968A1 (en) * 2004-10-15 2006-04-20 Bai Shwang S Semiconductor package
KR100750738B1 (ko) * 2005-06-27 2007-08-22 삼성전자주식회사 기판 매립형 인덕터 및 그 제조방법과, 마이크로 소자패키지 및 이 마이크로 소자 패키지의 캡 제조방법
JP2007073611A (ja) 2005-09-05 2007-03-22 Renesas Technology Corp 電子装置およびその製造方法
JP2007173749A (ja) * 2005-12-26 2007-07-05 Sony Corp 半導体装置及びその製造方法
JP2008021789A (ja) * 2006-07-12 2008-01-31 Matsushita Electric Ind Co Ltd 半導体装置およびこれを用いた無線装置
KR100850897B1 (ko) 2007-01-22 2008-08-07 주식회사 네패스 수동소자가 매립된 반도체 장치 및 그 제조 방법
US8058960B2 (en) * 2007-03-27 2011-11-15 Alpha And Omega Semiconductor Incorporated Chip scale power converter package having an inductor substrate
US9324700B2 (en) * 2008-09-05 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over integrated passive device using conductive channels
JP2010109075A (ja) 2008-10-29 2010-05-13 Fujikura Ltd 半導体パッケージ
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
US8283781B2 (en) * 2010-09-10 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having pad structure with stress buffer layer
US8624392B2 (en) * 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9000876B2 (en) * 2012-03-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor for post passivation interconnect
KR101792269B1 (ko) * 2012-04-05 2017-11-01 삼성전기주식회사 전자부품 및 전자부품 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866467A (zh) * 2005-05-18 2006-11-22 米辑电子股份有限公司 一种线路元件的制作方法

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