CN103310830A

CN103310830A - 字线驱动电路及存储器电路

Info

Publication number: CN103310830A
Application number: CN2012100640757A
Authority: CN
Inventors: 權彞振; 杨家奇; 许家铭; 郑晓
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-03-12
Filing date: 2012-03-12
Publication date: 2013-09-18
Anticipated expiration: 2032-03-12
Also published as: CN103310830B

Abstract

一种字线驱动电路和存储器电路，所述字线驱动电路包括：第一PMOS晶体管和第二NMOS晶体管，所述第一PMOS晶体管的源极与第一信号端相连接，所述第一NMOS晶体管的源极与第二信号端相连接，所述第一PMOS晶体管的漏极与第一NMOS晶体管的漏极相连接，且与字线相连；所述第一PMOS晶体管的栅极与第一控制信号端相连接，所述第一NMOS晶体管的栅极与第二控制信号端相连接，其中，所述第一NMOS晶体管的沟道区宽度小于所述第一PMOS晶体管的沟道区宽度。利用所述字线驱动电路和存储器电路可以降低字线驱动电路和存储器电路的芯片面积，且可以降低了所述存储器电路的功耗。

Description

字线驱动电路及存储器电路

技术领域

本发明涉及存储器电路，特别涉及一种功耗较小的字线驱动电路及存储器电路。

背景技术

近年来，随着便携式电子产品的需求不断增加，对电子产品中的存储器的需求不断增加，且特别是随着物联网时代的到来，RFID标签、智能卡等无源电子产品的需求不断增加。人们希望RFID标签、智能卡中的存储器的功耗越来越小，从而能降低整个RFID标签、智能卡的工作功耗。由于RFID标签、智能卡接收到的功率为一定值，存储器较低的工作功耗可以使得RFID标签、智能卡的感应距离变远，从而可以提高了RFID标签、智能卡等无源电子产品的工作性能。

所述RFID标签、智能卡等无源电子产品中的存储器一般为快闪(flash)存储器、电可擦可编程只读存储器(EEPROM)等。以下以快闪存储器为例对存储单元的结构进行说明。请参考图1，为所述快闪存储器的电路结构示意图，具体包括：若干个呈矩阵排列的存储单元15，若干根呈横向排列的字线(Word Line，WL)，如WL1、WL2等，若干根呈纵向排列的位线(Bit Line，BL)，如BL1、BL2等；其中，所述存储单元15的控制栅极通过所述字线与字线驱动电路20电连接，且所述字线驱动电路20的另一端与字线选择电路30相连接；所述存储单元15的漏极通过位线与读/写电路40电连接，所述存储单元15的源极与源极线(未图示)电连接。所述位线上还连接有预放电电路50。所述字线选择电路30用来选择多条字线中的一条并利用所述字线驱动电路20向被选中的字线施加字线电压。所述读/写电路40用来选择多条位线中的一条并向被选中的位线施加位线电压，或通过位线输出存储单元的数据。

在进行读操作时，通常利用所述字线选择电路30开启一条位线上的对应的存储单元的沟道区，利用所述源极线通过存储单元将位线电压提升或降低到一特定电压值，其中，所述位线电压与存储单元中存储的存储信息相对应。将所述特定电压值与参考电压进行比较，从而判断对应的存储器单元为逻辑“1”还是为逻辑“0”。但是在实际的存储器电路结构中，所述位线的长度较长，所述位线与接地端之间的位线电容量较大，为了让所述位线电压能较快地提升到一特定电压值，现有技术中往往利用先利用一预充电电路或预放电电路对所述位线进行预充电或预放电，然后再开启对应的存储单元的沟道区，利用所述存储单元使得位线电压能很快地达到特定电压值。

更多关于具有预充电电路的存储器电路结构请参考公开号为US2009/0201747A1的美国专利文献。

但RFID标签、智能卡等无源电子产品中消耗的功率是由发射机提供的，为了获得最远的感应距离，所述RFID标签、智能卡等无源电子产品的内部功耗需要尽可能的小。在现有技术中，由于每一条位线上都连接有一个预充电电路或预放电电路，所述预充电电路或预放电电路的数量很大，在预充电或预放电的过程中，所述预充电电路或预放电电路的瞬时电流会很大，使得所述RFID标签、智能卡等无源电子产品的瞬时功耗很大，会降低RFID标签、智能卡等无源电子产品的工作性能。

发明内容

本发明解决的问题是通过减小字线驱动电路中的NMOS晶体管的沟道区的宽度，省去现有技术中的预充电电路/预放电电路，使得所述存储器电路的功耗较小，存储器电路所占的面积较小。

为解决上述问题，本发明技术方案提供了一种字线驱动电路，包括：

第一PMOS晶体管和第二NMOS晶体管，所述第一PMOS晶体管的源极与第一信号端相连接，所述第一NMOS晶体管的源极与第二信号端相连接，所述第一PMOS晶体管的漏极与第一NMOS晶体管的漏极相连接，且与字线相连；

所述第一PMOS晶体管的栅极与第一控制信号端相连接，所述第一NMOS晶体管的栅极与第二控制信号端相连接，

其中，所述第一NMOS晶体管的沟道区宽度小于所述第一PMOS晶体管的沟道区宽度。

可选的，所述第一NMOS晶体管的沟道区宽度为所述第一PMOS晶体管的沟道区宽度的1/3～1/6。

可选的，所述第一信号端施加的电压为编程电压，所述编程电压的电压值大于与所述字线相连的存储单元的阈值电压值。

可选的，所述第二信息端施加的电压为公共电压，所述公共电压的电压值小于与所述字线相连的存储单元的阈值电压值。

可选的，所述第一控制信号端和第二控制信号端相连接且与字线选择电路相连接，所述字线选择电路通过所述第一控制信号端和第二控制信号端同时控制所述第一PMOS晶体管和第一NMOS晶体管。

可选的，所述第一控制信号端、第二控制信号端分别与字线选择电路相连接，所述字线选择电路通过所述第一控制信号端、第二控制信号端分别控制所述第一PMOS晶体管和第二NMOS晶体管。

可选的，所述第一PMOS晶体管为HVPMOS晶体管或PMOS晶体管，所述第一NMOS晶体管为HVNMOS晶体管或NMOS晶体管。

本发明技术方案还提供了一种具有所述字线驱动电路的存储器电路，包括：

若干个呈矩阵排列的存储单元，若干根呈横向排列的字线，若干根呈纵向排列的位线；

所述存储单元的控制栅通过所述字线与字线驱动电路电连接，且所述字线驱动电路的另一端与字线选择电路相连接；

所述存储单元的漏极通过位线与感测放大器相连接。

可选的，所述第一NMOS晶体管的沟道区的宽度为：在所述感测放大器感测放大位线电压之前，对应的存储单元的位线电压大于或等于第二信号端施加的电压，小于所述存储单元的阈值电压所对应的第一NMOS晶体管的沟道区的宽度。

可选的，还包括，与感测放大器相连接的所述信号锁存单元，用于锁存感测放大器发出的电压信号。

可选的，所述存储器为电可擦可编程只读存储器或快闪存储器。

可选的，所述存储单元的漏极通过局部位线、位线驱动电路、全局位线与感测放大器电连接，其中，所述局部位线的一端与所述存储单元的漏极相连接，所述局部位线的另一端与所述位线驱动电路的一端相连接；所述全局位线的一端与所述位线驱动电路的另一端相连接，所述全局位线的另一端与感测放大器相连接，且若干条局部位线对应于一条全局位线。

可选的，所述位线上未连接有预充电电路或预放电电路。

与现有技术相比，本发明具有以下优点：

所述字线驱动电路的第一NMOS晶体管的沟道区宽度小于所述第一PMOS晶体管的沟道区宽度。当所述第一PMOS晶体管的沟道区从开启变为关闭，所述第一NMOS晶体管的沟道区从关闭到开启，所述字线电压从第一信号端施加的电压变为第二信号端施加的电压时，所述字线电压从第一信号端施加的电压变为第二信号端施加的电压所耗费的时间大于从第二信号端施加的电压变为第一信号端施加的电压所耗费的时间，不仅减小了字线驱动电路的电流损耗，降低了所述字线驱动电路所占的芯片面积，且具有所述字线驱动电路的存储器电路也能使得与位线相连的感测放大器顺利地读取存储器单元中存储的信号。

进一步的，具有所述字线驱动电路的存储器电路的位线上不连接有预放电电路或预充电电路，所述存储器的芯片面积能大幅减小，且由于没有连接有预充电电路或预放电电路，在读操作的过程中，所述存储器电路中不会有峰值很大的预充电电流或预放电电流，降低了所述存储器电路的功耗。

附图说明

图1为现有技术的存储器电路的电路结构示意图；

图2为本发明实施例的存储器电路的电路结构示意图；

图3为本发明实施例的感测放大器和信号锁存单元的电路结构示意图：

图4为本发明实施例的字线驱动电路的电路结构示意图；

图5为现有技术的存储器电路在进行读操作过程中字线WL1、字线WL2、位线BL1、位线BL2的电压的波形时序图；

图6为本发明实施例的存储器电路在进行读操作过程中字线WL1、字线WL2、位线BL1、位线BL2的波形时序图。

具体实施方式

在现有技术中，为了能让位线电压较快地提升到一特定电压值，每一条位线上都连接有一个预充电电路或预放电电路，在读取存储器单元的信号之前，需要利用所述预充电电路或预放电电路对所述位线电压进行预充电或预放电。但由于一个存储器中的位线数量很多，例如当存储器的存储容量为4M时，所述存储器包括1024条呈横向排列的字线和4096条呈纵向排列的位线，如果每一条位线上都连接有一个预充电电路或预放电电路，即使每条位线上预充电/预放电的电流很小，但4096条位线上总的预充电/预放电的电流就很大。但由于RFID标签、智能卡等无源电子产品中消耗的功率是由发射机提供的，需要尽可能的减小内部功耗。

因此，本发明实施例提供了一种字线驱动电路和一种存储器电路，所述字线驱动电路包括：第一PMOS晶体管和第二NMOS晶体管，所述第一PMOS晶体管的源极与第一信号端相连接，所述第一NMOS晶体管的源极与第二信号端相连接，所述第一PMOS晶体管的漏极与第一NMOS晶体管的漏极相连接，且与字线相连；所述第一PMOS晶体管的栅极与第一控制信号端相连接，所述第一NMOS晶体管的栅极与第二控制信号端相连接，其中，所述第一NMOS晶体管的沟道区宽度小于所述第一PMOS晶体管的沟道区宽度。当所述第一PMOS晶体管的沟道区从开启变为关闭，所述第一NMOS晶体管的沟道区从关闭到开启，所述字线电压从第一信号端施加的电压变为第二信号端施加的电压时，由于所述第一NMOS晶体管的沟道区宽度小于所述第一PMOS晶体管的沟道区宽度，使得单位时间内通过所述第一NMOS晶体管的沟道区的电量比单位时间内通过所述第一PMOS晶体管的沟道区的电量少，所述字线电压从第一信号端施加的电压变为第二信号端施加的电压所耗费的时间大于从第二信号端施加的电压变为第一信号端施加的电压所耗费的时间，不仅减小了字线驱动电路的电流损耗，而且即使位线上不连接预充电电路或预放电电路，具有所述字线驱动电路的存储器电路也能使得与位线相连的感测放大器顺利地读取存储器单元中存储的信号，减小了存储器电路的电流损耗，从而减小了存储器的整体功耗。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明实施例首先提供了一种存储器电路，请参考图2，所述存储器电路包括：若干个呈矩阵排列的存储单元115，若干根呈横向排列的字线(WL)，例如WL1、WL2等等，若干根呈纵向排列的局部位线(LBL)，例如LBL1、LBL2等等；所述存储单元的控制栅通过所述字线与字线驱动电路120电连接，且所述字线驱动电路120的另一端与字线选择电路130相连接；所述存储单元115的漏极通过局部位线(Local Bit Line，LBL)和全局位线(Global Bit Line，GBL)与感测放大器160电连接，所述感测放大器160的另一端与信号锁存单元170相连接；所述存储单元115的源极与源极线(未图示)电连接。

所述存储器电路还包括位线驱动电路150。所述局部位线的一端与所述存储单元115的漏极相连接，所述局部位线的另一端与所述位线驱动电路150的一端相连接；所述全局位线的一端与所述位线驱动电路150的另一端相连接，所述全局位线的另一端与感测放大器160相连接，且若干条局部位线对应于一条全局位线。利用所述位线驱动电路150和字线选择电路130有选择地选取某条局部位线中的位线电压发送到全局位线，并利用与所述全局位线相连接的感测放大器160产生电压较高的工作电压，将所述电压较高的工作电压锁存到所述信号锁存单元并通过后续的检测电路(未图示)获得对应的存储单元中的存储信息。

在本实施例中，所述局部位线和全局位线上没有连接有预充电电路或预放电电路，由于即使最简单的预充电电路也至少包括一个PMOS晶体管，最简单的预放电电路也至少包括一个NMOS晶体管，本实施例中的存储器的电路设计可节省大量的MOS晶体管，所述存储器的芯片面积能大幅减小。且由于所述局部位线和全局位线上没有连接有预充电电路或预放电电路，在读操作的过程中，所述存储器电路中不会有峰值很大的预充电电流或预放电电流，降低了所述存储器电路的功耗。

在其他实施例中，所述存储单元的漏极通过位线与感测放大器电连接，所述感测放大器的另一端与信号锁存单元相连接，每一条位线都连接有一个感测放大器，且所述位线上没有连接有预充电电路或预放电电路。所述存储器电路不仅可以使得所述存储器的芯片面积能大幅减小，还能降低了所述存储器电路的功耗。

在本实施例中，所述感测放大器为电压感测放大器，在其他实施例中，所述感测放大器还可以为电流感测放大器。请参考图3，为本发明实施例的感测放大器160和信号锁存单元170的电路结构示意图。所述感测放大器160包括：第二PMOS晶体管S3、第三PMOS晶体管S4、第二NMOS晶体管S5和反相器I1，其中，所述第二NMOS晶体管S5的源极与所述全局位线GBL的一端相连接，所述第二PMOS晶体管S3、第二NMOS晶体管S5的栅极与使能端(VEnable)相连接，所述第三PMOS晶体管S4的栅极与参考电压(VREF)相连接，所述第二PMOS晶体管S3、第二NMOS晶体管S5、第三PMOS晶体管S4的漏极与所述反相器I1的输入端相连，所述第二PMOS晶体管S3的源极、第三PMOS晶体管S4的源极与工作电压(Vdd)相连接，所述第三PMOS晶体管S4的衬底与漏极相连，所述反相器I1的输出端与所述信号锁存单元170相连接。所述信号锁存单元170包括锁存开关171和锁存器172，所述锁存开关171和锁存器172串联连接，且所述锁存开关171的一端与感测放大器160相连接，所述锁存器172的一端与检测电路(未图示)相连接。所述锁存开关171包括一个PMOS晶体管S6和一个NMOS晶体管S7，所述PMOS晶体管S6的源极与NMOS晶体管S7的源极相连接，所述PMOS晶体管S6的漏极与NMOS晶体管S7的漏极相连接，且所述PMOS晶体管S6的栅极与NMOS晶体管S7的栅极施加有一个互为反向的电压。所述锁存器172包括两个并联的反相器，且其中一个反相器的输入端与另一个反相器的输出端相连。

当位线电压稳定后，通过控制所述使能端(VEnable)，将所述位线电压与所述参考电压(VREF)进行比较，当所述位线电压大于所述参考电压(VREF)，使得所述感测放大器160输出较高的电压，并利用所述信号锁存单元170将感测放大器160输出的电压进行锁存，以发送给后续的检测电路，从而判断出所述位线电压大于所述参考电压还是小于所述参考电压，相对应的，从而可以判断出所述存储器单元内的存储信息为逻辑“1”还是为逻辑“0”。

请参考图4，为本发明实施例的所述字线驱动电路120的电路结构示意图。所述字线驱动电路120包括：第一PMOS晶体管S1和第一NMOS晶体管S2，所述第一PMOS晶体管S1的源极与第一信号端N1相连接，所述第一PMOS晶体管S1的漏极与第一NMOS晶体管S2的漏极相连接，且通过字线WL与所述存储单元115的控制栅相连，所述第一NMOS晶体管S2的源极与第二信号端N2相连接，所述第一PMOS晶体管S1的栅极与第一控制信号端C1相连接，所述第一NMOS晶体管S2的栅极与第二控制信号端C2相连接，其中，所述第一NMOS晶体管S2的沟道区宽度小于所述第一PMOS晶体管S2的沟道区宽度。在本实施例中，所述第一NMOS晶体管S2的沟道区宽度为第一PMOS晶体管S1的沟道区宽度的1/3～1/6。在本发明实施例中，沿源漏电流方向的沟道区两端的距离为沟道区的长度，与所述源漏电流方向相垂直方向的沟道区两端的距离为沟道区的宽度。

在读操作中，利用所述字线选择电路选择对应的字线驱动电路，并利用所述字线驱动电路控制与所述字线相连的存储单元中的沟道区的导通或关闭，从而通过位线读取对应的存储单元中的存储信息。在本实施例中，所述第一信号端N1施加编程电压(Vpp)，所述第二信号端N2施加公共电压(Vss)，且所述编程电压(Vpp)的电压值大于所述存储单元的阈值电压值，所述公共电压(Vss)的电压值小于所述存储单元的阈值电压值。所述公共电压(Vss)接地或接负电压。在本实施例中，所述第一控制信号端C1与第二控制信号端C2相连(未图示)且与字线选择电路相连接，通过所述字线选择电路同时控制所述第一PMOS晶体管S1和第二NMOS晶体管S2，当所述第一PMOS晶体管S1的沟道区开启，第一NMOS晶体管S2的沟道区关闭，所述字线输出的电压为编程电压，从而控制所述存储单元的沟道区开启，对应的存储单元执行读操作；当所述第一PMOS晶体管S1的沟道区关闭，第一NMOS晶体管S2的沟道区开启，所述字线输出的电压为公共电压，从而控制所述存储单元的沟道区关闭，对应的存储单元不执行读操作。

在其他实施例中，所述第一控制信号端、第二控制信号端分别与所述字线选择电路相连接，所述字线选择电路通过分别控制所述第一控制信号端、第二控制信号端，使得所述第一PMOS晶体管和第二NMOS晶体管其中一个的沟道区开启，另一个的沟道区关闭，从而控制对应的存储单元执行或不执行读操作。

在本实施例中，当所述存储器为电可擦可编程只读存储器时，由于所述电可擦可编程只读存储器的阈值电压较高，与第一信号端相连接的编程电压较高，所述第一PMOS晶体管为高压PMOS晶体管(HVPMOS)，所述第一NMOS晶体管为高压NMOS晶体管(HVNMOS)。在其他实施例中，当所述存储器为快闪存储器时，所述第一PMOS晶体管为高压PMOS晶体管或PMOS晶体管，所述第一NMOS晶体管为高压NMOS晶体管或NMOS晶体管。

现有技术中对所述存储器电路进行信号读取一般包括四个阶段：阶段Ⅰ，对信号进行解码并选择对应的字线；阶段Ⅱ，通过充电或放电将位线电压稳定于存储单元上的存储信息对应的电压；阶段Ⅲ，利用感测放大器将位线电压与参考电压进行比较，并将对应的输出电压锁存；阶段Ⅳ，利用检测电路判断存储单元的存储信号为逻辑“0”或逻辑“1”。为了能更好的表述本发明实施例的存储器电路的工作过程，下面以图1、图2中的存储器电路为例对现有技术和本发明实施例读取存储单元的存储信息的工作过程进行说明。请参考图5，为现有技术的存储器电路在进行读操作过程中字线WL1、字线WL2、位线BL1、位线BL2的电压的波形时序图。请参考图6，为本发明实施例的存储器电路在进行读操作过程中字线WL1、字线WL2、位线LBL1、位线LBL2的波形时序图。

在现有技术中，请参考图5，在阶段Ⅰ，当对第一行的字线(WL1)的存储单元的存储信息进行读操作后，位线BL1、位线BL2上具有对应的电压，字线选择电路30通过控制所述第一行字线(WL1)对应的第一控制信号端、第二控制信号端，使得所述第一PMOS晶体管的沟道区从开启到关闭，所述第一NMOS晶体管的沟道区从关闭到开启，第一行字线(WL1)的字线电压很快地从编程电压下降到公共电压，第一行字线(WL1)对应的存储单元的沟道区关闭；同时，字线选择电路30通过控制第二行字线(WL2)对应的第一控制信号端、第二控制信号端，使得第二行字线(WL2)对应的第一PMOS晶体管的沟道区从关闭到开启，所述第一NMOS晶体管的沟道区从开启到关闭，第二行字线(WL2)的字线电压很快地从公共电压上升到编程电压，第二行字线(WL2)对应的存储单元的沟道区开启。在阶段Ⅱ，由于所述第一行字线对应的存储单元的沟道区很快关闭，所述第二行字线对应的存储单元的沟道区很快开启，位线BL1、位线BL2上的电压很快转变为第二行字线(WL2)对应的存储单元内的存储信息对应的电压，且由于现有技术的存储器电路中存在预放电电路，使得位线上原有的电压不管是高电平还是低电平都通过预放电变为低电平。当位线电压稳定后，利用所述位线电压在阶段Ⅲ和阶段Ⅳ中采用读/写电路读取对应的存储单元的存储信息。

当对第二行的存储单元执行完读操作后，将第二行的存储单元的沟道区关闭，开启第三行的存储单元的沟道区，依次类推，从而可以读取每一个存储单元中的存储信息。

而在本发明实施例中，所述第一NMOS晶体管S2的沟道区的宽度为：在所述感测放大器160感测放大位线电压之前，对应的存储单元的位线电压大于或等于第二信号端施加的电压，小于所述存储单元的阈值电压所对应的第一NMOS晶体管的沟道区的宽度。在本实施例中，所述第一NMOS晶体管S2的沟道区宽度为第一PMOS晶体管S1的沟道区宽度的1/3～1/6，相对应的，在相同的源漏电压的作用下，单位时间通过所述第一NMOS晶体管S2的沟道区的电量约为通过所述第一PMOS晶体管S1的沟道区的电量的1/3～1/6，从而使得本发明实施例的字线电压从公共电压上升到编程电压的时间小于字线电压从编程电压下降到公共电压的时间。由于通过所述第一NMOS晶体管的源漏电流较小，可以降低所述字线驱动电路的电流功耗，从而降低整个存储器电路的功耗。且由于所述第一NMOS晶体管的沟道区宽度为第一PMOS晶体管的沟道区宽度的1/3～1/6，本发明实施例的字线驱动电路的芯片面积小于现有技术的字线驱动电路的芯片面积。

在本发明实施例的读操作过程中，在阶段Ⅰ，请参考图2，当读操作对存储单元M1、M3的存储信息进行读取后，控制电路(未图示)对所述字线选择电路130发出信号，所述字线选择电路130对所述信号进行解码后，向字线WL1对应的字线驱动电路的第一控制信号端、第二控制信号端发出控制信号，使得所述字线WL1对应的第一PMOS晶体管的沟道区关闭，所述字线WL1对应的第一NMOS晶体管的沟道区开启，使得存储单元M1、M3的位线电压从原来的较高的编程电压开始变为较低的公共电压；同时所述字线选择电路130向字线WL2对应的第一控制信号端、第二控制信号端发出控制信号，使得所述字线WL2对应的第一PMOS晶体管的沟道区开启，所述字线WL2对应的第一NMOS晶体管的沟道区关闭，使得存储单元M2、M4的位线电压从原来的较低的公共电压开始变为较高的编程电压。

阶段Ⅱ，由于本发明实施例的存储单元的位线电压从编程电压下降到公共电压的时间大于从公共电压上升到编程电压的时间，当存储单元M2、M4的位线电压从原来的较低的公共电压很快变为较高的编程电压时，存储单元M1、M3的位线电压缓慢地从原来的较高的编程电压变为较低的公共电压。通过控制所述字线驱动电路120中的第一NMOS晶体管的沟道区的宽度，控制位线电压从编程电压下降到公共电压所耗费的时间，在所述感测放大器感测放大位线电压之前，使得对应的存储单元的位线电压大于或等于第二信号端施加的电压，小于所述存储单元的阈值电压。在本实施例中，当阶段Ⅱ结束，利用所述感测放大器感测放大位线电压之前，小于所述存储单元M1、M3的阈值电压，使得所述存储单元M1、M3的沟道区关闭。且所述存储单元M1、M3的位线电压大于或等于字线驱动电路中的公共电压，由于所述第一NMOS晶体管的沟道区的宽度越窄，所述存储单元M1、M3的位线电压从原来的较高的编程电压变为较低的公共电压所需的时间越长，不仅能减小字线驱动电路的芯片面积，还能减小字线驱动电路的功耗。且由于所述存储单元的位线电压从较高的编程电压变为较低的公共电压所需的时间变长，字线驱动电路不需要立刻将存储单元的位线电压从较高的编程电压变为较低的公共电压，位于所述字线驱动电路和存储单元之间的字线的长度可以较长。

由于存储单元M2、M4的沟道区开启的速度很快，当所述存储单元M2、M4的沟道区开启后，存储单元M2、M4通过充电或放电将位线电压从原来的存储单元M1、M3的存储信息对应的电压分别变为存储单元M2、M4的存储信息对应的电压，阶段Ⅱ结束时，由于存储器单元M1、M3的沟道区已关闭，最终位线电压的电压值为存储单元M2、M4的存储信息对应的电压。

请参考图6中的位线LBL1的波形时序图。当存储单元M1的存储信息为逻辑“0”，存储单元M2的存储信息为逻辑“0”，位线LBL1上的位线电压维持原来的电压。

请参考图6中的位线LBL2的波形时序图。当存储单元M3的存储信息为逻辑“0”，存储单元M4的存储信息为逻辑“1”，位线LBL2的位线电压从原来存储信息为逻辑“0”对应的电压变为存储信息为逻辑“1”对应的电压。因此，虽然本发明实施例未采用现有技术中常用的预充电电路或预放电电路，但本发明实施例通过将字线驱动电路的NMOS晶体管的沟道区宽度小于PMOS晶体管的沟道区宽度，与图5相比，在阶段Ⅱ结束时也能获得对应的位线电压，所述存储器电路也能顺利地读取存储单元的存储信息，且功耗较小，对电路所占的芯片面积较小。

阶段Ⅲ，由于阶段Ⅱ结束后，位线LBL1、位线LBL2的位线电压稳定在存储单元M2、M4的存储信息对应的电压。请参考图3，当控制电路向所述感测放大器160的使能端VEnable发出触发信号，使得所述第二NMOS晶体管S5的沟道区开启，所述位线电压施加在第三PMOS晶体管S4的衬底上。当所述第三PMOS晶体管S4栅极施加的参考电压小于所述位线电压时，所述第三PMOS晶体管S4的开启，使工作电压Vdd施加在所述电压感测放大器的信号输出端，并通过向所述锁存开关171的MOS晶体管的栅极施加控制电压，利用所述锁存器172将所述工作电压锁存。由于所述工作电压远远大于位线电压，利用所述工作电压可更容易得对判断存储单元的存储信号为逻辑“0”还是逻辑“1”。

阶段Ⅳ，将所述锁存器170中的信息发送到检测电路，利用所述检测电路判断存储单元的存储信号为逻辑“0”或逻辑“1”。由于所述检测电路为本领域技术人员的公知技术，在此不作详述。

综上，在本发明实施例的字线驱动电路中，所述第一NMOS晶体管的沟道区宽度小于所述第一PMOS晶体管的沟道区宽度。当所述第一PMOS晶体管的沟道区从开启变为关闭，所述第一NMOS晶体管的沟道区从关闭到开启，所述字线电压从第一信号端施加的电压变为第二信号端施加的电压时，所述字线电压从第一信号端施加的电压变为第二信号端施加的电压所耗费的时间大于从第二信号端施加的电压变为第一信号端施加的电压所耗费的时间，不仅减小了字线驱动电路的电流损耗，降低了所述字线驱动电路所占的芯片面积，且具有所述字线驱动电路的存储器电路也能使得与位线相连的感测放大器顺利地读取存储器单元中存储的信号。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种字线驱动电路，其特征在于，包括：

2.如权利要求1所述的字线驱动电路，其特征在于，所述第一NMOS晶体管的沟道区宽度为所述第一PMOS晶体管的沟道区宽度的1/3～1/6。

3.如权利要求1所述的字线驱动电路，其特征在于，所述第一信号端施加的电压为编程电压，所述编程电压的电压值大于与所述字线相连的存储单元的阈值电压值。

4.如权利要求1所述的字线驱动电路，其特征在于，所述第二信息端施加的电压为公共电压，所述公共电压的电压值小于与所述字线相连的存储单元的阈值电压值。

5.如权利要求1所述的字线驱动电路，其特征在于，所述第一控制信号端和第二控制信号端相连接且与字线选择电路相连接，所述字线选择电路通过所述第一控制信号端和第二控制信号端同时控制所述第一PMOS晶体管和第一NMOS晶体管。

6.如权利要求1所述的字线驱动电路，其特征在于，所述第一控制信号端、第二控制信号端分别与字线选择电路相连接，所述字线选择电路通过所述第一控制信号端、第二控制信号端分别控制所述第一PMOS晶体管和第二NMOS晶体管。

7.如权利要求1所述的字线驱动电路，其特征在于，所述第一PMOS晶体管为HVPMOS晶体管或PMOS晶体管，所述第一NMOS晶体管为HVNMOS晶体管或NMOS晶体管。

8.一种具有如权利要求1所述的字线驱动电路的存储器电路，其特征在于，包括：

所述存储单元的漏极通过位线与感测放大器相连接。

9.如权利要求8所述的存储器电路，其特征在于，所述第一NMOS晶体管的沟道区宽度为所述第一PMOS晶体管的沟道区宽度的1/3～1/6。

10.如权利要求8所述的存储器电路，其特征在于，所述第一NMOS晶体管的沟道区的宽度为：在所述感测放大器感测放大位线电压之前，对应的存储单元的位线电压大于或等于第二信号端施加的电压，小于所述存储单元的阈值电压所对应的第一NMOS晶体管的沟道区的宽度。

11.如权利要求8所述的存储器电路，其特征在于，还包括，与感测放大器相连接的所述信号锁存单元，用于锁存感测放大器发出的电压信号。

12.如权利要求8所述的存储器电路，其特征在于，所述存储器为电可擦可编程只读存储器或快闪存储器。

13.如权利要求8所述的存储器电路，其特征在于，所述存储单元的漏极通过局部位线、位线驱动电路、全局位线与感测放大器电连接，其中，所述局部位线的一端与所述存储单元的漏极相连接，所述局部位线的另一端与所述位线驱动电路的一端相连接；所述全局位线的一端与所述位线驱动电路的另一端相连接，所述全局位线的另一端与感测放大器相连接，且若干条局部位线对应于一条全局位线。

14.如权利要求8所述的存储器电路，其特征在于，所述位线上未连接有预充电电路或预放电电路。