CN103296007A - 用于传导垫的保护层及其形成方法 - Google Patents

用于传导垫的保护层及其形成方法 Download PDF

Info

Publication number
CN103296007A
CN103296007A CN2013100653658A CN201310065365A CN103296007A CN 103296007 A CN103296007 A CN 103296007A CN 2013100653658 A CN2013100653658 A CN 2013100653658A CN 201310065365 A CN201310065365 A CN 201310065365A CN 103296007 A CN103296007 A CN 103296007A
Authority
CN
China
Prior art keywords
layer
metal wire
protective layer
copper
aluminium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013100653658A
Other languages
English (en)
Other versions
CN103296007B (zh
Inventor
R.恩格尔
S.亨内克
N.迈斯
D.梅因霍尔德
H-J.蒂默
N.乌班斯基
A.瓦特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN103296007A publication Critical patent/CN103296007A/zh
Application granted granted Critical
Publication of CN103296007B publication Critical patent/CN103296007B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219Aluminium alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45565Single coating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45599Material
    • H01L2224/456Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45664Palladium (Pd) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48799Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

本发明涉及用于传导垫的保护层及其形成方法。在一个实施例中,一种形成半导体器件的方法包括在衬底上方形成金属线以及在金属线的顶部表面上方沉积合金化材料层。该方法进一步包括通过将合金化材料层与金属线组合而形成保护层。

Description

用于传导垫的保护层及其形成方法
技术领域
本发明总体上涉及传导垫,并且更特别地涉及用于传导垫的保护层及其形成方法。
背景技术
半导体器件包括许多诸如晶体管之类的使用金属线互连的器件。传统上,互连金属化包括铝线。然而,尤其是在金属线定标(scale)时,铝金属线表现出比等效铜金属线更高的电阻和更差的可靠性。因此,在较低层级的金属互连处引入了铜金属线以用于集成电路技术的持续定标。然而,由于使用全铜工艺的复杂性,最上面的线常规上使用铝来制造。例如,铜在暴露于环境时容易退化。类似地,接触垫在由铜制造的情况下可能在诸如操纵、存储、晶片级参数/功能测试、数据保留烘焙和其他后端处理之类的后制造操作期间腐蚀和/或氧化。因此,在将铜用在上级金属化中以便避免环境影响的情况下,必须慎之又慎。可替换地,可以从最上面的金属线避免铜以便避免环境退化,但是导致半导体器件的退化的电气性能。
发明内容
通过本发明的说明性实施例,大体上解决或克服这些和其他问题,并且大体上实现了技术优点。
依照本发明的一个实施例,一种半导体器件包括设置在衬底上方的金属线,该金属线包括金属原子。金属线的顶部表面的部分具有例如用于附接接触导线或者执行电气测试的接触区域。包括金属原子的保护层设置在接触区域上。该保护层是与金属线不同的材料。
依照本发明的一个实施例,一种形成半导体器件的方法包括在衬底上方形成金属线以及在金属线的顶部表面上方沉积合金化材料层。该方法进一步包括通过将合金化材料层与金属线组合而形成保护层。
依照本发明的一个实施例,一种形成半导体器件的方法包括在衬底上方形成包括第一金属的金属线以及在金属线的顶部表面上方沉积包括第二金属的铝层。该方法进一步包括退火以形成包括第一和第二金属的合金的保护层。
以上所述相当广泛地概括了本发明的实施例的特征,以便可以更好地理解后续的本发明的详细描述。在下文中,将描述本发明的实施例的附加的特征和优点,其形成本发明的权利要求的主题。本领域技术人员应当理解的是,所公开的概念和特定实施例可以容易地用作用于修改或设计用于实现本发明的相同目的的其他结构或工艺的基础。本领域技术人员还应当认识到,这样的等效构造并没有脱离如所附权利要求书中所阐明的本发明的精神和范围。
附图说明
为了更完整地理解本发明及其优点,现在参考结合附图进行的以下描述,在附图中:
包括图1A-1C的图1图解说明了依照本发明各个实施例的半导体器件,其中图1A图解说明了半导体器件的截面图并且图1B和图1C图解说明了半导体器件的示出最上面的金属线的顶视图。
包括图2A-2C的图2图解说明了依照本发明各个实施例的半导体器件,其中图2A图解说明了半导体器件的截面图并且图2B和图2C图解说明了半导体器件的示出最上面的金属线的顶视图。
图3-13图解说明了依照本发明实施例的形成半导体器件的方法,该半导体器件具有覆盖有保护层的金属线;
图14-15图解说明了本发明的可替换实施例,其使用部分选择性蚀刻以形成具有覆盖有保护传导层的顶部金属线的半导体器件;
图16-17图解说明了本发明的另一个实施例,其使用附加的图案化步骤以形成具有覆盖有保护传导层的顶部金属线的半导体器件;
图18-20图解说明了形成半导体器件的本发明的另一个实施例,该半导体器件具有覆盖有保护传导层的顶部金属线,其中保护传导层覆盖顶部金属线的顶部表面和侧壁二者;以及
图21图解说明了依照本发明实施例的半导体器件,其中防潮层或裂缝停止层的最上面的金属线覆盖有保护层。
除非另外指出,不同图中的相应数字和符号通常涉及相应的部分。这些图被绘制来清楚地图解说明实施例的有关方面并且不一定按比例绘制。
具体实施方式
下面详细地讨论各个实施例的形成和使用。然而,应当理解的是,本发明提供了可以在各种各样的特定情境中实施的许多可应用的发明构思。讨论的特定实施例仅仅说明了形成和使用本发明的特定方式,并没有限制本发明的范围。
本发明的实施例降低了半导体器件中的暴露的铜区的由环境或制造引起的退化。
例如,最上面的金属线可能远比下面的金属线更长得多地暴露于环境影响,因为一些后端过程可能在不同的制造设施处执行。类似地,诸如测试之类的其他过程可能要求暴露最上面的金属线。此外,在像芯片切分、晶片背面研磨、管芯附接和导线接合那样的组装过程期间,附加的化学、光化学或者热效应影响暴露的铜区。在一些情况下,最上面的金属线可能在产品的寿命期间继续暴露于环境。本发明的实施例克服了与在经历向环境的延长暴露的金属线和垫中使用铜关联的问题。
用于保护铜金属线的本发明的一个结构实施例将使用图1进行描述。用于保护铜金属线的本发明的另一个结构实施例将使用图2进行描述。各个结构实施例将使用图13、图15、图17、图20和图21进行描述。一种形成具有保护层的铜金属线的方法将使用图3-13进行描述。形成具有保护层的铜金属线的可替换实施例将使用图14-15、图16-17和图18-20进行描述。
包括图1A-1C的图1图解说明了依照本发明各个实施例的半导体器件,其中图1A图解说明了半导体器件的截面图并且图1B和图1C图解说明了半导体器件的示出最上面的金属线的顶视图。
衬底10可以包括许多诸如图1A中图解说明的晶体管5之类的器件。晶体管5包括栅极40、栅极电介质45以及设置在源/漏区15之间的沟道区30。包括晶体管(例如CMOS晶体管)的有源区域可以通过隔离区20(例如浅沟槽隔离)彼此分离。源/漏区15(和其他器件区)耦合到衬底10上的其他器件并且通过接触区50耦合到输入/输出接触。接触区50可以设置在衬底10内并且可以延伸到衬底10之上(如图所示)。在一个或多个实施例中,接触区50包括硅化物区。
具有金属线和通孔的金属化层在绝缘层100内设置在衬底10上方。金属化层的数量取决于电路的类型以及制造的半导体器件。在该实施例中仅仅作为例证而制造了七个金属层。
在各个实施例中,绝缘层100可以包括多个层。在一个实施例中,金属线的每个后续层在另一个绝缘层内形成。
举例而言,在图解说明的实施例中,绝缘层100包括第一绝缘层100A、第二绝缘层100B、第三第四绝缘层100C、第四绝缘层100D、第五绝缘层100E、第六绝缘层100F、第七绝缘层100G和第八绝缘层100H。绝缘层100的这些层中的每一个可以包括例如大约100nm至500nm的厚度,但是可替换地,它们可以包括其他的尺寸。绝缘层100的这些层中的每一个可以是旋涂式(spin-on)材料或者可以通过诸如化学汽相沉积、等离子体汽相沉积之类的汽相沉积技术而被沉积。
因此,第一绝缘层100A覆盖接触区50并且包围栅极40。晶体管5可以包括围绕栅极40和栅极电介质45的诸如偏移间隔物之类的附加结构。接触塞55设置在第一绝缘层100A内以便通过接触区50与衬底10中的器件区耦合。
因此,第一金属线60设置在第二绝缘层100B内,而第一通孔65和第二金属线70可以设置在第三绝缘层100C内。第四绝缘层100D设置在第三绝缘层100C上方。第二通孔75和第三金属线80可以设置在第四绝缘层100D内。
第五绝缘层100E设置在第四绝缘层100D上方。第三通孔85和第四金属线90可以设置在第五绝缘层100E内。第六绝缘层100F设置在第五绝缘层100E上方。第四通孔95和第五金属线105可以设置在第六绝缘层100F内。第七绝缘层100G设置在第六绝缘层100F上方。第五通孔110和第六金属线115可以设置在第七绝缘层100G内。第八绝缘层100H设置在第七绝缘层100G上方。
在各个实施例中,绝缘层100的每一层包括SiO2,在一个或多个实施例中诸如四乙氧基硅烷(TEOS)或者氟化TEOS(FTEOS)。在各个实施例中,绝缘层100可以包括典型地用在半导体制造中以用于层间电介质(ILD)层的绝缘材料,诸如掺杂玻璃(BPSG,PSG,BSG)、有机硅酸盐玻璃(OSG)、碳掺杂氧化物(CDO)、氟化硅酸盐玻璃(FSG)、旋涂式玻璃(SOG)或者例如具有大约4或更小的介电常数的低k绝缘材料。绝缘层100也可以包括具有大约3或更低的介电常数的电介质,诸如例如稠密SiCOH或多孔电介质。
如图1A所示,在一个或多个实施例中,金属线和通孔的厚度可以增大,从较低层级金属化上移到较高层级金属化。因此,在图解说明的实例中,六个金属层级垂直堆叠并且由接触和通孔层级连接。在其他实施例中,可以使用更多或更少数量的金属层级和通孔层级。
蚀刻停止层210覆盖第八绝缘层100H。顶部金属线230在蚀刻停止层210上方形成并且形成用于半导体器件的最上面的金属线。因此,顶部金属线230具有例如用于形成外部接触的大接触结构。
图1图解说明了具有以通过抗蚀剂电镀集成方案制造的通孔220和金属线230的一个特定实施例。在图2中给出了一个可替换的实施例,其中通孔220和金属线239的制造使用双镶嵌集成方案来完成。
在各个实施例中,保护传导层270设置在顶部金属线230上。保护传导层270在后续处理期间和/或在产品的寿命使用期间防止顶部金属线230的腐蚀。在没有保护传导层270的情况下,顶部金属线230在暴露于外部环境时可能退化。例如,顶部金属线230可能包括铜,与铝不同的是,铜不形成保护性原生(native)氧化物。因此,在铜工艺中形成的顶部金属线230可能随着时间而退化。本发明的实施例通过形成保护传导层270而防止顶部金属线230的退化。
有利的是,保护传导层270降低了到大气以及到水(例如海水)的下面的顶部金属线的腐蚀。保护传导层270改进了顶部金属线230在高温下的抗氧化性,并且也可以保护免受不同的环境(诸如免受含硫化合物等)的影响。
在一个或多个实施例中,保护传导层270具有大约40nm至大约100nm以及一个实施例中的大约70nm至大约80nm的厚度。在一个或多个实施例中,保护传导层270具有大约40nm至大约50nm的厚度。在各个实施例中,保护传导层270与下面的顶部金属线230共形。尽管在图1所描述的实施例中保护传导层270被图解说明为均匀地覆盖金属线230的顶部表面,但是在一些实施例中,如图2所描述的,保护传导层270可以仅仅覆盖金属线230的顶部表面的部分,而金属线230的其他部分由电介质钝化层240覆盖。在如图13所示的另一实例中,在一些实施例中,保护传导层270可以在顶部金属线230内形成于电介质钝化层240中的凹陷内。
本发明的实施例包括使用合金来形成保护传导层270,所述合金包括Cu-Al、Cu-Ni、Cu-Cr、Cu-Sn、Cu-Sn-P、Cu-Zn、Cu-Zn-Si、Cu-Mg及其组合。
在各个实施例中,保护传导层270包括铝和铜。在一个或多个实施例中,保护传导层270包括铝和铜的合金,诸如铝青铜。在一个实施例中,保护传导层270包括铝和铜的合金,该合金具有少于大约30%的铝。在一个实施例中,保护传导层270包括铝和铜的合金,该合金具有大约8%至大约20%的铝。
与锡形成合金可以改进铜的抗腐蚀性,并且因此在各个实施例中,保护传导层270包括铜和锡的合金。本发明的实施例包括高达大约15.8%的锡,因为在这样的低浓度下,锡溶解在铜的固溶体中。在一个实施例中,保护传导层270包括大约88%至大约90%的铜以及大约10%至大约12%的锡。
在一个可替换的实施例中,保护传导层270包括磷青铜。例如,保护传导层270可以包括具有大约3.5%至大约10%的锡以及大约0.5%至大约2%的磷的铜合金。在其他实施例中,保护传导层270包括介于大约0.5%与11%之间的锡以及大约0.01%至大约0.35%的磷。
在可替换的实施例中,保护传导层270包括铬铜合金,该合金包括大约0.6%至大约1.2%的Cr。在另一个实施例中,保护传导层270包括铜锌合金,该合金包括高达35%的锌。在另一个实施例中,保护传导层270包括硅黄铜,该硅黄铜具有小于大约20%的锌和小于大约6%的硅,例如具有大约80.0%至大约83.0%的铜、大约3.4%至大约5.4%的硅以及大约12.0%至大约13.0%的锌。
在另一个实施例中,保护传导层270包括例如具有大约85%至大约87%的铜以及大约8%至大约11%的镍的铜镍合金。在一个可替换的实施例中,保护传导层270包括铜镁合金。
在各个实施例中,保护传导层270可以包括其他合金化试剂,诸如与铝和铜一起的铁、锡、镍、锰和硅。用作保护传导层270的材料的实例也可以包括CuAl5、CuAl8、CuAl11、CuAl8Fe3、CuAl9Mn2、CuAl10Fe3和CuAl10Fe5Ni5,其中依照比例组成根据除了铜之外的每种合金化元素的重量指示合金组成,铜是剩余物。在一些实施例中,保护传导层270包括铜、铝和锡。
如图1A和图1B所示,保护传导层270可以沿着顶部金属线230的侧壁形成。因此,本发明的实施例防止了来自侧面的顶部金属线230的退化。
参照图2A,最上面的金属线(即顶部金属线230)具有使保护传导层270暴露的第一着陆垫271和第二着陆垫272,所述着陆垫例如用于形成接触垫以便将半导体器件与外部电源和数据源耦合。
图3-13图解说明了依照本发明实施例的形成半导体器件的方法,该半导体器件具有覆盖有保护层的金属线。
包括图3A和图3B的图3图解说明了在前端线处理完成之后的后端线处理期间的半导体衬底10,其中图3B图解说明了图3A的放大的截面图。图3B也图解说明了半导体器件,其(未按比例示出)包含设置在其内部的有源电路系统。该有源电路系统包含器件区并且包括必要的晶体管、电阻器、电容器、电感器或者用来形成集成电路的其他部件。
如图3A中所示,在衬底10中/上方形成器件区之后,在器件区上方的绝缘层100中形成金属化层以便电接触有源器件和使有源器件互连。金属化层和器件区一起形成完整功能的集成电路。换言之,半导体器件的电气功能可以由互连的有源电路系统执行。在逻辑器件中,金属化可以包括许多层(例如九层或更多层)的铜或者可替换地其他金属。在诸如DRAM之类的存储器件中,金属层级的数量可以更少。
因此,在前端和后端处理之后,半导体衬底10具有形成于其中的多个半导体器件,即芯片1。芯片1可以是任何类型的芯片。例如,芯片1可以是逻辑芯片、存储芯片、模拟芯片和其他类型的芯片。每个半导体器件可以包括形成集成电路的多个诸如晶体管或二极管之类的器件,或者可以是诸如单个晶体管或单个二极管之类的分立器件。
参照图3B,可以使用例如浅沟槽隔离工艺在衬底10内形成隔离区20。在一个实施例中,衬底10可以包括诸如硅晶片之类的半导体晶片。在其他实施例中,衬底10可以包括其他半导体材料,包括诸如SiGe、SiC之类的合金或者诸如例如GaAs、InP、InAs、GaN、蓝宝石、绝缘上硅之类的化合物半导体材料。
接下来,在衬底10内形成器件区。在各个实施例中,器件区可以包括晶体管5。在其他实施例中,器件区可以包括双极器件、二极管、晶闸管、变抗器等以及诸如电阻器、电感器等之类的无源器件。
晶体管5的区在衬底10内/之上形成。沉积栅极电介质层,之后沉积栅极层。对栅极电介质层和栅极层图案化,从而形成栅极40和栅极电介质45。在衬底10内在栅极40下方形成沟道区30。源/漏区15例如通过离子注入和/或外延而形成。
在各个实施例中,在衬底10上方形成用于在器件之间耦合和/或与外部电路系统耦合的所有必要的互连、连接、垫等。因此,在衬底10上方形成金属化层。该金属化层可以包括一个或多个金属化层级。每个金属化层级可以包括嵌入到绝缘层100的层内的金属线或通孔。这些金属线和通孔建立到器件区的接触并且也耦合每个芯片内的不同器件。
接触区50例如通过对源/漏区15的顶部表面硅化物化而形成。因此,接触区50可以在衬底10内形成,但是可以延伸到衬底10的顶部表面之上。第一绝缘层100A沉积到接触区50上方并且被平坦化。接触塞55在第一绝缘层100A内形成以便通过接触区50与衬底10中的器件区耦合。
第二绝缘层100B沉积到第一绝缘层100A上方。第一金属线60在第二绝缘层100B内形成。第三绝缘层100C沉积到第二绝缘层100B上方。第一通孔65和第二金属线70在第三绝缘层100C内形成。第四绝缘层100D沉积到第三绝缘层100C上方。第二通孔75和第三金属线80在第四绝缘层100D内形成。第五绝缘层100E沉积到第四绝缘层100D上方。第三通孔85和第四金属线90在第五绝缘层100E内形成。第六绝缘层100F沉积到第五绝缘层100E上方。第四通孔95和第五金属线105在第六绝缘层100F内形成。第七绝缘层100G沉积到第六绝缘层100F上方。第五通孔110和第六金属线115在第七绝缘层100G内形成。第八绝缘层100H沉积到第七绝缘层100G上方。蚀刻停止衬垫210可以沉积到第七绝缘层100G上方。
在本发明的各个实施例中,使用单镶嵌工艺或双镶嵌工艺形成金属和通孔层级。在单镶嵌工艺中,利用图案对单层绝缘材料图案化以用于诸如传导线、传导通孔之类的传导特征。形成对照的是,在双镶嵌工艺中,针对传导特征对通孔和金属线图案化,并且在单一填充步骤中利用传导材料对其填充。
本说明仅仅作为实例而遵循双镶嵌工艺。第一硬掩模层(未示出)沉积在第八绝缘层100H上方。第一硬掩模层包括SiO2,诸如四乙氧基硅烷(TEOS)、碳化硅(SiC)或碳掺杂玻璃,但是在各个实施例中,可以使用其他的材料。蚀刻停止衬垫210也可以在沉积第一硬掩模之前被沉积。使用常规的光刻技术,为通孔图案化第一硬掩模层。将第一硬掩模层用作蚀刻掩模,在第八绝缘层100H内图案化用于形成第六通孔220(图1A)的多个孔,即将来自第一硬掩模层的图案转移到第八绝缘层100H。在各个实施例中,所述多个孔可以使用诸如反应离子蚀刻之类的各向异性蚀刻工艺来形成。
在图4中描述的以下实施例中,最后金属线的形成由通过抗蚀剂电镀工艺完成。首先,金属衬垫777和种子衬垫778通过物理汽相沉积工艺或者化学汽相沉积工艺而沉积到蚀刻停止层210上以及通孔开口220中。金属衬垫777可以包括钛、氮化钛、钽、氮化钽、钛钨以及防止铜扩散到第七或第八绝缘层100G/100H中的其他适当的材料。在一个实施例中,种子衬垫778由铜制成。种子衬垫778可以包含像铝、钛或锰那样的掺杂剂。
如图5所示,在一个或多个实施例中,第一抗蚀剂层520被沉积和图案化以形成用于顶部金属线230的图案。在一个实施例中,第一抗蚀剂层520可以包括光致抗蚀剂材料。
参照图6,铜层沉积在用于通孔的图案以及用于金属线的图案内,从而形成第六通孔220和顶部金属线230。在各个实施例中,使用电化学沉积工艺将铜填充到用于金属线的图案以及用于通孔的图案中。在一个实施例中,铜包括纯金属铜。在各个实施例中,铜可以包括杂质以及其他添加金属。在一个可替换的实施例中,铜包括铜合金。
参照图7,抗蚀剂层520被移除。在下一步骤中,在线230和通孔220的电化学沉积期间由抗蚀剂520覆盖的区域处移除金属衬垫777和种子衬垫778。
保护衬垫240沉积到顶部金属线230上方。在各个实施例中,保护衬垫240包括钝化层。在各个实施例中,保护衬垫240可以包括诸如二氧化硅之类的氧化物、诸如氮化硅之类的氮化物或者其组合。
在沉积保护衬垫240之后,沉积并且图案化第二抗蚀剂层550。在各个实施例中,第二抗蚀剂层550形成包括半导体器件的封装的模体的部分。第二抗蚀剂层550覆盖顶部金属线230的这样的区,在所述区上方不形成接触。换言之,第二抗蚀剂层550不覆盖顶部金属线230的在其上方要形成接触垫的区。在一个实施例中,第二抗蚀剂层550包括诸如酰亚胺层之类的模塑化合物,但是在各个实施例中,第二抗蚀剂层550可以包括其他的材料,包括光致抗蚀剂材料。
如图7中接下来所图解说明的,移除保护衬垫240的暴露的部分以便暴露顶部金属线230的表面。在各个实施例中,可以使用诸如湿法蚀刻或者反应离子蚀刻之类的蚀刻工艺来移除保护衬垫240。
参照图9,在蚀刻工艺完成之后移除第二抗蚀剂层550,并且在顶部金属线230和图案化的钝化层240上方沉积合金化层260。在各个实施例中,合金化层260包括铝。在另一个实施例中,合金化层260包括掺杂有铜(例如小于大约2%的铜)的铝。在一个实施例中,合金化层260包括纯铝,例如超过99%的铝。在一些实施例中,合金化层260包括与诸如锡、铁、锰之类的其他合金化材料一起的铝。在另一个实施例中,合金化层260为镍层或者锡层。
在各个实施例中,将合金化层260沉积为共形层。在各个实施例中,使用溅射沉积来沉积合金化层260。在其他实施例中,其他适当的技术可以用来沉积合金化层260。例如,其他汽相沉积技术可以用来形成合金化层260。在各个实施例中,合金化层260具有大约5nm至大约50nm以及在一个实施例中大约10nm至大约20nm的厚度。在各个实施例中,合金化层260具有顶部金属线230的总厚度的大约5%至大约25%的厚度。
在其他实施例中,不在沉积合金化层260之前移除第二抗蚀剂层550。
如接下来在图10中所图解说明的,在顶部金属线230的顶部部分上方形成保护传导层270。在各个实施例中,提供热能以便启动合金化层260与顶部金属线230之间的反应或相互扩散。
在一个或多个实施例中,通过对衬底10退火而对合金化层260进行全局加热。在一个或多个实施例中,在大约350℃至大约400℃的温度下对合金化层260退火。在一个或多个实施例中,在至少250℃以及在另一个实施例中至少300℃的温度下对合金化层260退火。在一个或多个实施例中,在至少350℃的温度下对合金化层260退火。在一个或多个实施例中,在小于大约300℃以及在另一个实施例中小于大约400℃的温度下对合金化层260退火。在一个或多个实施例中,在至少500℃的温度下对合金化层260退火。在一个或多个实施例中,在至少550℃的温度下对合金化层260退火。在一个实施例中,可以在大约350℃、380℃或400℃的温度下对合金化层260退火。在一个实施例中,可以使用快速热退火工艺对合金化层260退火。在一个实施例中,可以使用具有稳定化温度、接着是快速斜升到峰值温度(其可以是上面描述的温度)、保持小于大约10s(或者在一个实施例中小于大约1s)并且然后斜降的工艺对合金化层260退火。在一个实施例中,当图案化的第二抗蚀剂层550包括未在沉积合金化层260之前移除的光酰亚胺时,选择退火温度以便低于图案化的第二抗蚀剂层550的固化温度以避免酰亚胺的释气。
在另一个实施例中,例如通过在合金化层260上方扫描电磁波而局部地加热合金化层260。在一个实施例中,可以扫描激光脉冲以便加热合金化层260。
由于热能的原因,来自合金化层260的原子扩散到下面的顶部金属线230中。类似地,来自顶部金属线230的铜原子扩散到合金化层260中。因此,保护传导层270在顶部金属线230的顶部部分上方形成。保护传导层270为这样的区或区带,在其上方来自顶部金属线230的铜原子以及来自合金化层260的原子共存。在一个或多个实施例中,保护传导层270具有与下面的顶部金属线230相同的相或晶体结构。因此,在各个实施例中,保护传导层270具有与顶部金属线230中的铜相同的相。
然而,在一些实施例中,保护传导层270可以包括与顶部金属线230不同的相。此外,在一些实施例中,可以代替合金而形成具有独特化学计量组成的化合物。本发明的实施例也包括散布在固溶体内的化合物。
在各个实施例中,保护传导层270的厚度由合金化层260的厚度、退火温度以及合金化层260和顶部金属线230的材料支配。当具有大约5nm的厚度的铝层沉积到铜金属线上方并且在大约350℃至大约400℃下退火时,形成具有大约30nm的厚度的铝青铜层。类似地,当50nm的铝层沉积到铜金属线上方并且在大约350℃至大约400℃下退火时,形成300nm的铝青铜层。
在图10所示的实施例中,顶部表面金属线270上方的所有合金化层260都被消耗。合金化层260仍然存在于电介质钝化层240上。然而,在一些实施例中,可以对退火定时,使得仅仅合金化层260的部分形成保护传导层270。因此,在顶部金属线230与合金化层260之间的反应或者相互扩散之后,留下未使用的合金化层260的某个部分未被消耗。在一个实施例中,这通过在金属层230的原生氧化物的顶部上沉积合金化层260而实现。
参照图11,移除任何剩余的合金化层260。在一个实施例中,选择性地移除剩余的合金化层260,即不移除保护传导层270。例如,在一个实施例中,当合金化层260包括纯铝并且保护传导层270包括铝青铜时,可以使用湿蚀刻剂,诸如二甲基亚砜、四甲基氢氧化铵、羟胺的混合物(DTH)。有利的是,DTH是非常有选择性的并且蚀刻铝层而不蚀刻铝铜合金层。在各个实施例中,使用诸如与盐酸组合的标准清洁1或SC1、稀释的HF之类的蚀刻剂来移除剩余的合金化层260。SC1为比率约为1:1:5的NH4OH(28%)、H2O2(30%)和去离子水。在一个实施例中,可以使用这样的湿蚀刻剂,其通过以大约16:1:1:2的比率混合磷酸、硝酸、醋酸和水而形成。在另一个实施例中,使用基于磷酸的蚀刻剂来移除剩余的合金化层260。
在一个实施例中,剩余的合金化层260的湿法化学移除通过非选择性蚀刻而完成,所述非选择性蚀刻也部分地移除保护传导层270。
在一个实施例中,剩余的合金化层260的移除通过选择性反应离子蚀刻而完成。
在一个实施例中,移除通过选择性和非选择性蚀刻工艺的组合而完成。
在一个实施例中,使用附加的光刻步骤,其在移除剩余的合金化层260期间覆盖保护传导层270。
在一个实施例中,使用附加的光刻步骤,其在移除电介质钝化层240或者第二抗蚀剂层550上的剩余的合金化层260期间覆盖保护传导层270以及保护传导层270顶部上的剩余的合金化层260。
因此,如图11所示,保护传导层270在顶部金属线230内的凹陷内形成。
接下来如图12所示,可以执行附加的退火。然而,在各个实施例中,该附加的退火是可选的。该附加的退火可以在氧化气氛中执行以便在保护传导层270上方形成包括氧化物的涂层280。当保护传导层270包括铝青铜时,形成氧化铝层。在一些实施例中,退火可以在氮化(例如NH3)气氛或者渗碳气氛中执行以便形成包括氮化物或碳化物的涂层280。在各个实施例中,涂层280可以在没有附加退火的情况下形成。例如,将保护传导层270暴露于气氛可以形成涂层280。例如,当铝青铜表面暴露于氧气氛时,10埃至大约50埃的铝氧化物层可以例如在小于微秒内快速地形成。有利的是,涂层280对于进一步的氧扩散是不可渗透的并且因此阻止了保护传导层270的进一步氧化。因此,进一步的处理可以继续而没有顶部金属线230腐蚀的危险。
参照图13,后续的处理在必要时继续并且可以包括接触形成。例如,具有或者没有焊料接触290的接合导线295可以通过与保护传导层270耦合而在顶部金属线230上方形成。在一些实施例中,可以在形成接触之前移除涂层280以便最小化接触电阻并且改进粘附。在一个实施例中,可以使用湿法蚀刻来移除涂层280。在一些实施例中,涂层280可能具有良好的电导率并且也可以促进后续接触层的粘附。在这样的实施例中,不可以移除涂层280。
在各个实施例中,可以通过保护传导层270将涂敷铜、金、钯的铜导线接合到顶部金属线230。在在各个实施例中,当保护传导层270包括铝青铜时,可以将金导线(例如具有大约25μm的直径)接合到保护传导层270。类似地,可以将涂敷钯的铜导线附接到包括铝青铜的保护传导层270。在各个实施例中,焊料接触290包括包含镍层、钯层和金层的叠层,使得镍层接触保护传导层270。在这里,金层为最上面的层并且镍层为焊料接触的最下面的层。在一些实施例中,焊料接触290包括包含镍层、钼层、钯层和金层的叠层,使得镍层接触保护传导层270。在其他实施例中,焊料接触290包括镍磷层、钯层和金层。在其他实施例中,省略了金层。
在各个实施例中,保护传导层270和涂层280、焊料接触290以及接合导线295可以在不同的设施中制造。然而,由于保护传导层270和涂层280覆盖顶部金属线230,因此顶部金属线230不经历腐蚀。因此,诸如管芯分离、背面研磨、管芯附接和导线接合工艺之类的后端处理可以在具有不那么严格的环境的设施并且因此更廉价的设施中进行而没有腐蚀顶部金属线230的危险。
图14-15图解说明了形成半导体器件的本发明的可替换实施例,该半导体器件具有覆盖有保护传导层的顶部金属线。
图14的实施例像在图2-9中所描述的在先实施例中那样继续进行。然而,与图11的实施例不同的是,非选择性或者部分选择性蚀刻用来移除剩余的合金化层260。在合金化层260与保护传导层270之间是部分选择性或非选择性的蚀刻剂的实例包括缓冲的氢氟酸、氢氧化铵。因此,保护传导层270的部分被蚀刻。如图14和图15所示,保护传导层270的顶部表面低于顶部金属线230的顶部表面。此外,图14和图15示出了这样的实施例,其中未移除包括固化的光酰亚胺的第二抗蚀剂掩模。
由于保护传导层270的厚度超过沉积态的合金化层260,因此在所有沉积态的合金化层260被移除之后,留下相当部分的保护传导层270。在一个实施例中,可以使用定时的蚀刻,而在另一个实施例中,可以使用适当的端点检测方案并且在所有的合金化层260被蚀刻之后停止蚀刻工艺。
后续的处理如例如图12-13中的在先实施例中描述的那样继续进行。在相同或不同的制造设施中进一步处理之后的半导体器件示于图15中。作为一个实例,接合导线295通过焊料接触290和保护传导层270耦合到顶部金属线230上的接触垫。
图16-17图解说明了本发明的另一个实施例,其使用附加的图案化步骤以形成具有覆盖有保护传导层的顶部金属线的半导体器件。
该实施例类似于先前描述的实施例,但是包括附加的图案化步骤。在如先前在图3-9中所描述的在先实施例中,共形合金化层260被沉积。在该实施例中,在形成共形层之后,使用附加的光刻步骤对合金化层260图案化。因此,该实施例遵循来自图3-9的实施例。
接下来,如图16中所示,第三抗蚀剂层310沉积在合金化层260上方。对第三抗蚀剂层310图案化,从而从第二抗蚀剂层250上方移除合金化层260。类似地,第三抗蚀剂层310的图案化可以用来从顶部金属线230的侧壁避免合金化层260。
如图16中所示,来自图案化的第三抗蚀剂层310的图案转移到下面的合金层260,从而形成图案化的合金层260。如接下来在图17中所示的,后续工艺步骤可以如先前关于图10-13和/或图14-15所描述的那样遵循以便最终完成保护传导层270以及可选地焊料接触290和可选的接合导线295的形成。
图18-20图解说明了形成半导体器件的本发明的另一个实施例,该半导体器件具有覆盖有保护传导层的顶部金属线,其中保护传导层覆盖顶部金属线的顶部表面和侧壁二者。
该实施例类似于例如如关于图3-5所描述的在先实施例继续进行。然而,与在先实施例不同的是,在沉积第二抗蚀剂层250之前,合金化层260沉积到顶部金属线230上方。因此,在该实施例中,可以保护顶部金属线230的顶部表面以及侧壁二者。
参照图18,合金层260共形地覆盖顶部金属线230。在一个实施例中,可以溅射沉积合金化层260,但是在各个实施例中,可以使用任何适当的沉积工艺。在各个实施例中,沉积具有大约5nm至大约50nm以及大约10nm至大约20nm的厚度的合金化层260。在各个实施例中,合金化层260包括包含铝、镍或锡的纯金属。在一个实施例中,合金化层260包括铝或者小于大约1%掺杂铜的铝。
合金化层260如先前例如关于图10所描述的那样进行退火。在退火之后,保护传导层270如先前所描述的那样在顶部金属线230上方形成。一些合金化层260可以保持不反应。
如接下来在图19中所示的,可以如关于图11所描述的选择性地或者如关于图14-15所描述的非选择性地移除剩余的合金化层260。进一步的处理如在先实施例中所描述的那样继续。
有利的是,在该实施例中,保护传导层270保护顶部金属线230中的下面的铜免受通过顶部金属线230侧壁横向出现的以及从顶部金属线230的顶部表面垂直出现的环境退化。此外,在该实施例中,下面的铜线的颗粒结构以这样的方式固定,使得该线在器件操作期间经历热机械鲁棒性的增强。
图21图解说明了依照本发明实施例的半导体器件,其中防潮层或裂缝停止层的最上面的金属线覆盖有保护层。
在各个实施例中,保护层也可以覆盖器件区之外的附加结构。例如,如图21中所示的,保护传导层270在防潮层400的最上面的金属线上形成。防潮层400可以围绕芯片1的器件区2而形成。防潮层400可以具有任何适当的结构并且在一个实施例中包括包含金属线和通孔(例如如图1B中所示)的传导材料垂直壁。防潮层400保护器件区2免受湿气的影响。保护传导层270通过抑制湿气和其他氧化剂经过最上面的金属化进入而增强防潮层400的该保护行为。
尽管参照说明性实施例描述了本发明,但是本说明书并不预期在限制意义上进行解释。在参考本说明书时,所述说明性实施例以及本发明的其他实施例的各种修改和组合对本领域技术人员将是清楚明白的。因此,应当预期的是,所附权利要求书涵盖任何这样的修改或实施例。
尽管详细地描述了本发明及其优点,但是应当理解的是,在这里可以在不脱离由所附权利要求书限定的本发明的精神和范围的情况下做出各种变化、替换和改动。例如,本领域技术人员将容易理解的是,本文描述的许多特征、功能、工艺和材料可以改变,同时仍然处于本发明的范围内。
而且,本申请的范围并不预期限于说明书中描述的工艺、机器、制造、物质组成、手段、方法和步骤的特定实施例。本领域普通技术人员根据本发明的公开将会容易理解的是,可以依照本发明利用执行与本文描述的相应实施例基本上相同的功能或者实现基本上相同的结果的、当前存在的或者以后要发展的工艺、机器、制造、物质组成、手段、方法或步骤。因此,所附权利要求书预期在其范围内包括这样的工艺、机器、制造、物质组成、手段、方法或步骤。

Claims (35)

1.一种半导体器件,包括:
设置在衬底上方的金属线,该金属线包括金属原子,金属线的顶部表面的部分具有接触区域;以及
设置在接触区域上的保护层,该保护层包括所述金属原子,该保护层是与金属线不同的材料。
2.权利要求1的器件,其中保护层设置在金属线中的凹陷内。
3.权利要求1的器件,其中保护层设置在金属线的侧壁上。
4.权利要求1的器件,其中金属原子包括铜。
5.权利要求4的器件,其中保护层进一步包括铝。
6.权利要求4的器件,其中保护层包含选自包括锡、镁、铬、镍和锌的组的材料。
7.权利要求1的器件,其中金属线为衬底上方的最上面的金属线。
8.权利要求1的器件,其中保护层包括设置在金属线上的合金层以及设置在合金层上方的氧化物层,其中合金层包括铜和合金化元素并且氧化物层包括合金化元素的氧化物。
9.权利要求1的器件,其中金属原子包括铜,并且其中保护层包括设置在金属线上的铝青铜层以及设置在铝青铜层上的氧化铝层。
10.一种半导体器件,包括:
设置在衬底的器件区上方的第一金属线,该金属线包括金属原子,该金属线的顶部表面的部分具有接触区域;
设置在接触区域上的第一保护层,该第一保护层包括所述金属原子,该第一保护层是与第一金属线不同的材料;
形成保护结构的部分的第二金属线,该保护结构包围衬底的器件区;
第二保护层,设置在第二金属线上方并且接触第二金属线。
11.权利要求10的器件,其中第一保护层设置在金属线中的凹陷内。
12.权利要求10的器件,其中第一保护层设置在第一金属线的侧壁上,并且其中第二保护层设置在第二金属线的侧壁上。
13.权利要求10的器件,其中金属原子包括铜。
14.权利要求10的器件,其中第二保护层包括金属原子。
15.权利要求14的器件,其中金属原子包括铜。
16.权利要求15的器件,其中第一和第二保护层进一步包括铝。
17.权利要求10的器件,其中保护结构为防潮层。
18.一种形成半导体器件的方法,该方法包括:
在衬底上方形成金属线;
在金属线的顶部表面上方沉积合金化材料层;以及
通过将合金化材料层与金属线组合而形成保护层。
19.权利要求18的方法,其中沉积合金化材料层包括在金属线的侧壁上方沉积合金化材料层。
20.权利要求18的方法,进一步包括:
在沉积合金化材料层之前,在金属线上方沉积钝化层;以及
打开钝化层的部分以使金属线的顶部表面暴露。
21.权利要求18的方法,进一步包括:
将焊料接触附接到保护层。
22.权利要求18的方法,进一步包括在所述组合之后移除剩余的合金化材料层。
23.权利要求22的方法,其中移除剩余的合金化材料层包括选择性地移除未反应的合金化材料层而不移除保护层。
24.权利要求22的方法,其中移除剩余的合金化材料层包括移除剩余的合金化材料层并且移除保护层的至少一部分。
25.权利要求18的方法,其中组合合金化材料层包括退火。
26.权利要求18的方法,其中组合合金化材料层包括在大约350℃至大约400℃下退火。
27.权利要求18的方法,进一步包括通过将保护层暴露于氧化气氛而在保护层上方形成氧化物层。
28.权利要求18的方法,其中合金化材料层包括铝,并且其中保护层包括铜和铝。
29.权利要求18的方法,其中合金化材料层包含选自包括镍、镁、锡、铬和锌的组的材料,并且其中保护层包括铜以及选自该组的材料。
30.一种形成半导体器件的方法,该方法包括:
在衬底上方形成包括第一金属的金属线;
在金属线的顶部表面上方沉积包括第二金属的层;以及
退火以形成包括第一和第二金属的合金的保护层。
31.权利要求30的方法,其中第一金属为铜,并且其中第二金属为铝,使得沉积所述层包括沉积铝层。
32.权利要求31的方法,其中沉积铝层包括在金属线的侧壁上方沉积铝层。
33.权利要求32的方法,其中退火包括在大约350℃至大约400℃下退火。
34.权利要求30的方法,进一步包括形成焊料接触以便将导线导线接合到保护层。
35.权利要求34的方法,其中焊料接触包括接触保护层的镍层。
CN201310065365.8A 2012-03-02 2013-03-01 用于传导垫的保护层及其形成方法 Active CN103296007B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/410,751 2012-03-02
US13/410751 2012-03-02
US13/410,751 US8835319B2 (en) 2012-03-02 2012-03-02 Protection layers for conductive pads and methods of formation thereof

Publications (2)

Publication Number Publication Date
CN103296007A true CN103296007A (zh) 2013-09-11
CN103296007B CN103296007B (zh) 2016-01-27

Family

ID=48985193

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310065365.8A Active CN103296007B (zh) 2012-03-02 2013-03-01 用于传导垫的保护层及其形成方法

Country Status (3)

Country Link
US (2) US8835319B2 (zh)
CN (1) CN103296007B (zh)
DE (1) DE102013101935B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104897926A (zh) * 2014-03-03 2015-09-09 英飞凌科技股份有限公司 加速度传感器
CN114051542A (zh) * 2019-05-01 2022-02-15 朗姆研究公司 半导体设备制造中在金属电沉积期间的晶种层的保护

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2651010B1 (en) * 2012-04-12 2014-12-17 ABB Technology AG A method for manufacturing a rotor of a synchronous reluctance motor, a rotor of a synchronous reluctance motor, and a synchronous reluctance motor
JP2013229455A (ja) * 2012-04-26 2013-11-07 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US9773736B2 (en) * 2015-01-28 2017-09-26 Infineon Technologies Ag Intermediate layer for copper structuring and methods of formation thereof
DE202015001313U1 (de) 2015-02-18 2015-04-17 Ronge Tall Vorrichtung und System zum Empfang vom EMG-Signalen und/oder übermitteln von EMS-Signalen an einen menschlichen Körper um ihn zu trainieren
US20170092753A1 (en) * 2015-09-29 2017-03-30 Infineon Technologies Austria Ag Water and Ion Barrier for III-V Semiconductor Devices
US10062630B2 (en) 2015-12-31 2018-08-28 Infineon Technologies Austria Ag Water and ion barrier for the periphery of III-V semiconductor dies
US9666546B1 (en) * 2016-04-28 2017-05-30 Infineon Technologies Ag Multi-layer metal pads
US10062644B2 (en) * 2016-09-02 2018-08-28 Newport Fab, Llc Copper interconnect for improving radio frequency (RF) silicon-on-insulator (SOI) switch field effect transistor (FET) stacks
IT202100031340A1 (it) 2021-12-14 2023-06-14 St Microelectronics Srl Metodo di fabbricazione di uno strato di ridistribuzione, strato di ridistribuzione, circuito integrato, e metodi per il test elettrico e la protezione del circuito integrato

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1617312A (zh) * 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
US7329607B2 (en) * 2000-03-03 2008-02-12 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
US20120001321A1 (en) * 2008-12-26 2012-01-05 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing of same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566026A (en) 1984-04-25 1986-01-21 Honeywell Inc. Integrated circuit bimetal layer
US5453401A (en) 1991-05-01 1995-09-26 Motorola, Inc. Method for reducing corrosion of a metal surface containing at least aluminum and copper
US6277499B1 (en) 1992-04-23 2001-08-21 United Technologies Corporation Oxidation resistant coatings for copper
US5771157A (en) 1996-03-08 1998-06-23 Honeywell, Inc. Chip-on-board printed circuit assembly using aluminum wire bonded to copper pads
KR100270593B1 (ko) * 1996-06-11 2000-12-01 포만 제프리 엘 부분 중첩 상호 접속 구조 및 그 제조 방법
US6183880B1 (en) 1998-08-07 2001-02-06 Mitsui Mining & Smelting Co., Ltd. Composite foil of aluminum and copper
US6100195A (en) * 1998-12-28 2000-08-08 Chartered Semiconductor Manu. Ltd. Passivation of copper interconnect surfaces with a passivating metal layer
US6521975B1 (en) * 1999-05-20 2003-02-18 Texas Instruments Incorporated Scribe street seals in semiconductor devices and method of fabrication
US6444544B1 (en) 2000-08-01 2002-09-03 Taiwan Semiconductor Manufacturing Company Method of forming an aluminum protection guard structure for a copper metal structure
US6521523B2 (en) 2001-06-15 2003-02-18 Silicon Integrated Systems Corp. Method for forming selective protection layers on copper interconnects
US7067914B2 (en) 2001-11-09 2006-06-27 International Business Machines Corporation Dual chip stack method for electro-static discharge protection of integrated circuits
KR100478483B1 (ko) * 2002-10-02 2005-03-28 동부아남반도체 주식회사 반도체 소자의 제조 방법
US6620721B1 (en) * 2002-06-04 2003-09-16 United Microelectronics Corp. Method of forming a self-aligning pad
US7061114B2 (en) 2004-03-25 2006-06-13 Texas Instruments Incorporated Structure and method for contact pads having a protected bondable metal plug over copper-metallized integrated circuits
US7170144B2 (en) * 2005-02-25 2007-01-30 United Microelectronics Corp. System-on-chip with shield rings for shielding functional blocks therein from electromagnetic interference
US7445966B2 (en) * 2005-06-24 2008-11-04 International Business Machines Corporation Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329607B2 (en) * 2000-03-03 2008-02-12 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
CN1617312A (zh) * 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
US20120001321A1 (en) * 2008-12-26 2012-01-05 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing of same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104897926A (zh) * 2014-03-03 2015-09-09 英飞凌科技股份有限公司 加速度传感器
CN114051542A (zh) * 2019-05-01 2022-02-15 朗姆研究公司 半导体设备制造中在金属电沉积期间的晶种层的保护

Also Published As

Publication number Publication date
US20140319688A1 (en) 2014-10-30
US20130228929A1 (en) 2013-09-05
US8835319B2 (en) 2014-09-16
DE102013101935B4 (de) 2022-05-12
DE102013101935A1 (de) 2013-09-05
CN103296007B (zh) 2016-01-27

Similar Documents

Publication Publication Date Title
CN103296007B (zh) 用于传导垫的保护层及其形成方法
US9349687B1 (en) Advanced manganese/manganese nitride cap/etch mask for air gap formation scheme in nanocopper low-K interconnect
CN104733378B (zh) 半导体结构及其制造方法
TWI569313B (zh) 半導體裝置之製造方法
JP5324822B2 (ja) 半導体装置
US8044519B2 (en) Semiconductor device and method of fabricating the same
US8034711B2 (en) Bonding structure and fabrication thereof
CN101661900A (zh) 半导体器件及其制造方法
KR20070036528A (ko) 이미지 센서 및 그 제조방법
US10373909B2 (en) Selective surface modification of interconnect structures
CN115332166A (zh) 具有自形成扩散阻挡层的低电阻率金属互连结构
US7247565B2 (en) Methods for fabricating a copper interconnect
US10535576B2 (en) Semiconductor devices and methods of formation thereof
KR100845715B1 (ko) 반도체 소자의 금속배선 구조 및 그의 형성방법
US6251771B1 (en) Hydrogen passivation of chemical-mechanically polished copper-containing layers
US6495466B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
CN103258784B (zh) 形成半导体器件的方法
US20140001633A1 (en) Copper interconnect structure and method for fabricating thereof
US7777336B2 (en) Metal line of semiconductor device and method for forming the same
CN104701248A (zh) 用于半导体器件的互连结构
KR20070071045A (ko) 반도체 소자의 금속배선 형성방법 및 이를 이용한 반도체소자 제조방법
US20090098727A1 (en) Method of Forming Metal Line of Semiconductor Device
TWI833184B (zh) 半導體裝置及其製造方法
KR101029106B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100641910B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant