CN103258812A

CN103258812A - 一种半导体器件

Info

Publication number: CN103258812A
Application number: CN2012100356962A
Authority: CN
Inventors: 甘正浩
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-02-17
Filing date: 2012-02-17
Publication date: 2013-08-21
Anticipated expiration: 2032-02-17
Also published as: CN103258812B

Abstract

一种半导体器件。本发明提供一种具有测试元件的衬垫下器件，包括：衬垫和位于所述衬垫下方的半导体器件，其特征在于，所述测试元件由四块多晶硅电阻构成，其中：两块电阻值相同的第一多晶硅电阻和第四多晶硅电阻位于所述衬垫下方所覆盖范围之内，另两块电阻值相同的第二多晶硅电阻和第三多晶硅电阻位于所述衬垫下方所覆盖范围之外；所述四块多晶硅电阻构成一具有两个支路的并联电路；所述并联电路的第一支路由所述第一多晶硅电阻和第二多晶硅电阻依次串联构成；所述并联电路的第二支路由所述第三多晶硅电阻和第四多晶硅电阻依次串联构成。根据本发明，通过所述衬垫下器件中的测试元件测量得到的电阻偏离值的大小可以精确地表征作用于所述衬垫下器件的应力的大小。

Description

一种半导体器件

技术领域

本发明涉及半导体器件，具体而言涉及一种具有测试元件的衬垫下器件(DUP)。

背景技术

随着半导体器件尺寸的日益缩小，为了更高效地利用芯片的面积以实现更大的电路元件密度，一种可行的方式是在半导体器件的焊盘(bonding pad)下方制作电路或器件，这样的电路或器件被称为衬垫下电路(CUP：Circuit Under Pad)或衬垫下器件(DUP：Device UnderPad)。

当前半导体制造的工艺节点已经达到65nm及以下，半导体器件中的隔离层的材料通常为具有低介电常数的材料。然而，相比半导体器件中的其它部分所采用的刚性材料，具有低介电常数的材料具有较低的弹性模量以及较差的附着性。因此，在半导体器件的封装或者后处理过程中，由于应力的作用，形成在半导体器件上的衬垫可能会发生变形，从而对衬垫下方的半导体器件造成损伤。

因此，需要一种具有测试元件的衬垫下器件，以有效检测上述损伤的程度。

发明内容

针对现有技术的不足，本发明提供一种具有测试元件的衬垫下器件，包括：衬垫和位于所述衬垫下方的半导体器件，其特征在于，所述测试元件由四块多晶硅电阻构成，其中：

两块电阻值相同的第一多晶硅电阻和第四多晶硅电阻位于所述衬垫下方所覆盖范围之内，另两块电阻值相同的第二多晶硅电阻和第三多晶硅电阻位于所述衬垫下方所覆盖范围之外；

所述四块多晶硅电阻构成一具有两个支路的并联电路；

所述并联电路的第一支路由所述位于所述衬垫下方所覆盖范围之内的第一多晶硅电阻和所述位于所述衬垫下方所覆盖范围之外的第二多晶硅电阻依次串联构成；

所述并联电路的第二支路由所述位于所述衬垫下方所覆盖范围之外的第三多晶硅电阻和所述位于所述衬垫下方所覆盖范围之内的第四多晶硅电阻依次串联构成。

进一步，当一应力作用于所述衬垫下器件时，所述第一多晶硅电阻和第四多晶硅电阻的电阻值偏离其本身固有的电阻值一定的数值。

进一步，所述电阻值偏离数值的大小与所述第一和第四多晶硅电阻本身固有的电阻值的大小无关。

进一步，所述电阻值偏离数值的大小与所述应力的大小呈线性关系。

进一步，所述应力包括实施引线键合封装时作用于所述衬垫下器件的应力。

进一步，所述多晶硅电阻由掺杂硼的多晶硅构成。

进一步，所述多晶硅电阻与所述半导体器件的一部分同时形成。

根据本发明，通过所述衬垫下器件中的测试元件所测量得到的所述电阻偏离值的大小可以精确地表征作用于所述衬垫下器件的应力的大小。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为本发明提出的具有测试元件的衬垫下器件(DUP)中的所述测试元件的工作原理图；

图1B为本发明提出的具有测试元件的衬垫下器件(DUP)的剖面图；

图1C为所述测试元件对应于图1B的俯视图；

图2为所述测试元件中的多晶硅电阻的电阻值偏离其本身固有的电阻值的大小与所述作用于衬垫下器件(DUP)的应力的大小之间的关系示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的具有测试元件的衬垫下器件(DUP)。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

在对半导体器件进行引线键合封装时，衬垫上所形成的焊盘对衬垫产生一应力作用。由于位于衬垫下方的各层金属互连线之间的隔离层的材料通常为具有低介电常数的材料，而具有低介电常数的材料具有较低的弹性模量以及较差的附着性，因此，所述应力作用会引起所述衬垫的变形，进而对位于衬垫最下方的衬垫下器件(DUP)造成损伤。为了方便、快捷且精确地测量所述损伤的程度，本发明提出一种具有测试元件的衬垫下器件(DUP)，所述测试元件可以实现上述目的。

下面，参照图1A-图1C来描述本发明提出的具有测试元件的衬垫下器件(DUP)中的所述测试元件的工作原理。

如图1A所示，测试元件100由四块多晶硅电阻R₁、R₂、R₃和R₄构成，其中，第二电阻R₂和第三电阻R₃具有相同的固有阻值R，二者都位于衬垫下方所覆盖的范围之外；第一电阻R₁和第四电阻R₄也具有相同的固有阻值R，二者都位于衬垫下方所覆盖的范围之内，因而在图1A中用阴影线表示以便将所述第一电阻R₁和第四电阻R₄与所述第二电阻R₂和第三电阻R₃区分开来。当一应力作用于衬垫下器件(DUP)时，所述第一电阻R₁和第四电阻R₄具有相同的阻值R+ΔR。所述多晶硅电阻R₁、R₂、R₃和R₄构成一并联电路，其中，所述并联电路的第一支路103由所述第一电阻R₁和第二电阻R₂串联构成，第二支路104由所述第三电阻R₃和第四电阻R₄串联构成。

如图1B所示，所述第一电阻R₁和第四电阻R₄位于衬垫102下方所覆盖范围之内，所述第二电阻R₂和第三电阻R₃位于衬垫102下方所覆盖范围之外。当一应力作用于衬垫下器件(DUP)101时，例如引线键合封装时所诱导产生的应力作用于所述衬垫下器件(DUP)101，所述第一电阻R₁和第四电阻R₄的阻值由固有阻值R转变为R+ΔR，而所述第二电阻R₂和第三电阻R₃的阻值仍然为固有阻值R。因此，通过测量ΔR的大小可以表征所述应力作用的大小。

如图1C所示，当电流I通过图1A中的A点时，分成两路分别流经第一支路103和第二支路104，由于C点是接地的，因此在B点和D点之间形成电位差ΔV。所述ΔV的计算方式如下：

ΔV = \frac{I}{2} * R_{4} - \frac{I}{2} * R_{2} = \frac{I}{2} * (R + ΔR) - \frac{I}{2} * R = \frac{I}{2} * ΔR

由上式可以得出：

ΔR = 2 * \frac{ΔV}{I}

因此，所述ΔR的大小是由测量得到的所述电流I和电位差ΔV的大小决定的，与构成所述测试元件100的四块多晶硅电阻R₁、R₂、R₃和R₄本身固有的电阻值无关；在所述衬垫下器件(DUP)101中形成所述多晶硅电阻时，可以避免形成工艺给所述多晶硅电阻带来的固有阻值偏差效应以及接触测量误差对所述ΔR大小的影响。

根据本发明提出的具有测试元件的衬垫下器件(DUP)，通过其中的测试元件所测量得到的所述ΔR的大小可以精确地表征作用于衬垫下器件(DUP)的应力的大小。

所述ΔR的大小与所述作用于衬垫下器件(DUP)的应力的大小之间的关系如图2所示，二者呈线性关系。当所述多晶硅电阻的构成材料为掺杂硼的多晶硅时，存在此线性关系，因此本发明中的多晶硅电阻的构成材料为掺杂硼的多晶硅。

如图1B所示，所述多晶硅电阻形成于所述衬垫下器件(DUP)101中，其形成不需要增加额外的工艺，可以在制作所述衬垫下器件(DUP)101的过程中，例如在形成所述衬垫下器件(DUP)101的多晶硅栅极的同时，完成所述多晶硅电阻的制作。所述衬垫下器件(DUP)101的制作工艺可以采用本领域技术人员所熟习的工艺技术，在此不再加以赘述。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种具有测试元件的衬垫下器件，包括衬垫和位于所述衬垫下方的半导体器件，其特征在于，所述测试元件由四块多晶硅电阻构成，其中：

所述四块多晶硅电阻构成一具有两个支路的并联电路；

2.根据权利要求1所述的器件，其特征在于，当一应力作用于所述衬垫下器件时，所述第一多晶硅电阻和第四多晶硅电阻的电阻值偏离其本身固有的电阻值一定的数值。

3.根据权利要求2所述的器件，其特征在于，所述电阻值偏离数值的大小与所述第一和第四多晶硅电阻本身固有的电阻值的大小无关。

4.根据权利要求2所述的器件，其特征在于，所述电阻值偏离数值的大小与所述应力的大小呈线性关系。

5.根据权利要求4所述的器件，其特征在于，所述应力包括实施引线键合封装时作用于所述衬垫下器件的应力。

6.根据权利要求1所述的器件，其特征在于，所述多晶硅电阻由掺杂硼的多晶硅构成。

7.根据权利要求1所述的器件，其特征在于，所述多晶硅电阻与所述半导体器件的一部分同时形成。