CN103257846B - 一种用于压缩采样的伪随机序列产生装置 - Google Patents
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Abstract
本发明提供了一种用于压缩采样的伪随机序列产生装置，采用伪随机序列并行存取电路存储并行的伪随机序列数据，通过动态设置的读取速率读取并行伪随机序列并输出，利用并串转换电路以及电平转换电路来产生用于压缩采样的伪随机序列。本发明伪随机序列产生装置能够对伪随机序列的长度和频率动态调节，电路的结构相比移位寄存器实现方法简单，能够显著降低电路设计的难度与系统成本。
Description
技术领域
本发明属于信号压缩采样技术领域，更为具体地讲，涉及一种用于压缩采样的伪随机序列产生装置。
背景技术
压缩采样技术是一种基于压缩感知理论的欠采样方法，能够突破香农采样定理对稀疏信号采样的限制。在压缩采样系统中，需要采用频率不低于信号奈奎斯特频率的伪随机序列对信号进行随机解调，即：频谱感知，为了能够从低速的压缩采样值中准确重构被测信号，伪随机序列需要满足贝努利分布。
传统压缩采样系统中，伪随机序列采用移位寄存器实现，如图1所示。为了保证被测信号的重构精度，伪随机序列需要满足一定长度要求，由于每片移位寄存器的输出序列长度有限(一般小于10位)，这就使得压缩采样系统需要大量移位寄存器串行连接，在SEL信号的控制下加载伪随机序列初始值，并在移位时钟CLK的控制下逐位输出。如果需要产生长度为1024的伪随机序列，则需要100片以上的移位寄存器，同时需要设置1024个伪随机序列的初始值，即使硬件电路能够实现，也需要大量电路板面积来布放移位寄存器，这种伪随机序列产生方法在增加系统成本的同时，也增加了系统的设计难度，并且一旦系统设计定型以后，无法对伪随机序列的数据和长度进行调整，灵活性差。
发明内容
本发明的目的在于克服现有技术的不足，提供一种用于压缩采样的伪随机序列产生装置，以提高伪随机序列产生的动态可配置性能，降低电路设计的成本和难度。
为实现以上目的，本发明用于压缩采样的伪随机序列产生装置，其特征在于，包括：
一伪随机序列并行存取电路，用于以字节形式存储通过软件产生的满足压缩采样要求即取值为+1或-1且满足贝努利分布的伪随机序列，其中，对取值为-1的伪随机序列转换为0进行存储；在压缩采样时，在时钟信号的控制下，每个时钟读出一个伪随机序列字节即8位并行伪随机序列送入串并转换电路；其中，时钟信号频率即读取速率可以进行动态配置，从而动态配置伪随机序列的频率；
一并串转换电路，对输入的8位并行伪随机序列进行并串转换，得到取值为1或0的串行伪随机序列，并输出到电平转换电路；
一电平转换电路，将取值为1或0串行伪随机序列转换为取值为+1或-1的用于压缩采样的伪随机序列。
本发明的目的是这样实现的：
本发明用于压缩采样的伪随机序列产生装置，采用伪随机序列并行存取电路存储并行的伪随机序列数据，通过动态设置的读取速率读取并行伪随机序列并输出，利用并串转换电路以及电平转换电路来产生用于压缩采样的伪随机序列。本发明伪随机序列产生装置能够对伪随机序列的长度和频率动态调节，电路的结构相比移位寄存器实现方法简单，能够显著降低电路设计的难度与系统成本。
附图说明
图1是传统压缩采样系统中伪随机序列产生装置原理框图；
图2是本发明用于压缩采样的伪随机序列产生装置一种具体实施方式原理框图；
图3是伪随机序列串并转换示意图；
图4是图2所示伪随机序列并行存取电路原理图；
图5是读数使能信号与时钟时序关系图；
图6是图2所示并串转换电路原理框图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
图2是本发明用于压缩采样的伪随机序列产生装置一种具体实施方式原理框图。
如图2所示，在本实施例中，本发明用于压缩采样的伪随机序列产生装置包括伪随机序列并行存取电路1、并串转换电路2以及电平转换电路3。
伪随机序列并行存取电路1以字节形式存储通过软件产生的满足压缩采样要求即取值为+1或-1且满足贝努利分布的伪随机序列，其中，对取值为-1的伪随机序列转换为0进行存储。
如图3所示，将产生的伪随机序列以字节形式并行存储是将串行伪随机序列，以8位为一个字节即a1～a8、a9～a16、…为一个字节进行存储。
在压缩采样时，在时钟信号clk_ref的控制下，每个时钟读出一个伪随机序列字节即8位并行伪随机序列送入串并转换电路2；其中，时钟信号clk_ref频率即读取速率可以进行动态配置，从而动态配置伪随机序列的频率。
在本实施例中，利用FPGA内部集成的RAM存储空间为基础构建伪随机序列并行存取电路1。FPGA具有的存储容量足以满足信号恢复算法对伪随机序列长度的要求，增加了电路设计的灵活性，也能更加高效地保证信号重构的质量。在本实施例中，为了能够产生频率为2.5GHz的伪随机序列，FPGA内部对伪随机序列数据采用8位并行存储方式保存，这样只要求FPGA内部的最高工作速率为312.5MHz，降低了设计的难度。
图4是图2所示伪随机序列并行存取电路原理图。
在本实施例中，伪随机序列并行存取电路包括存储器lpm_ram_dp0、读数地址发生器lpm_counter0、非门NOT以及D触发器DFF；
如图4所示，软件产生的满足压缩采样要求的伪随机序列以字节形式通过写数端口存储到存储器lpm_ram_dp0中，存储器lpm_ram_dp0的最大存储深度为64K字节，可以通过写数地址wraddr[15..0]控制伪随机序列存储的深度，当写使能信号wren为高电平时，在写时钟wrclk的控制下，字节形式的伪随机序列data[7..0]写入地址wraddr[15..0]所指向的存储器单元中。
伪随机序列的读出由读数地址发生器lpm_counter0实现，当压缩采样时，首先读数地址发生器lpm_counter0在清零信号aclr的控制下清零，然后，读数地址发生器lpm_counter0的使能信号cnt_en变为高电平，读数地址发生器在时钟信号clk_ref上升沿的控制下计数产生读数地址rdaddress[15..0]给存储器lpm_ram_dp0。
时钟信号clk_ref在非门NOT反相后，作为存储器lpm_ram_dp0的读时钟rdclock，这样在时钟信号clk_ref的下降沿时刻，将读数地址所指向的存储器单元中的伪随机序列字节读出，并传输至输出端口Random_Byte[7..0]。
D触发器DFF的D端接读数地址发生器lpm_counter0的使能信号cnt_en，时钟端接时钟信号clk_ref，Q端输出作为存储器lpm_ram_dp0的读使能信号rden。
在本实施例中，在图4中，D触发器DFF的作用是在读数地址发生器lpm_counter0的使能信号cnt_en变为高电平后，同时已经产生了有效的读数地址rdaddress[15..0]之后的时钟下降沿进行伪随机数据的读取。如图5所示，当读数地址发生器lpm_counter0的使能信号cnt_en在T1、T2时刻之间变为高电平时，如果不采用图4中的D触发器DFF进行处理，直接利用读数地址发生器lpm_counter0的使能信号cnt_en对存储器lpm_ram_dp0使能，那么在T2时刻的时钟下降沿就会进行读数。但是，有效的读数地址是在T3时刻产生的，这将导致在时序上发生错误。通过D触发器DFF处理以后，读使能信号rden在T2时刻下降沿以后有效，读数电路在T4时刻才开始工作，因此能够得到正确的逻辑关系。
时钟信号clk_ref的频率决定伪随机序列的频率，本发明需要完成对2.5GHz被测信号的频谱感知，由于采用了并串转换技术，时钟信号clk_ref的频率降速为312.5MHz。
图6是图2所示并串转换电路原理框图。
在本实施例中，如图6所示，并串转换电路对输入的8位并行伪随机序列进行并串转换，得到取值为1或0的串行伪随机序列，并输出到电平转换电路。
在本实施列中，并串转换电路MC100EP466的输入为312.5MHz的8位宽度的并行伪随机数据和一路312.5MHz的随路时钟信号clk_ref，在2.5GHz的时钟信号8×clk_ref控制下进行并串转换，输出2.5GHz的1位串行伪随机序列给电平转换电路。
电平转换电路将取值为1或0串行伪随机序列转换为取值为+1或-1的用于压缩采样的伪随机序列，具体转换为现有技术，在此不再赘述。
得到的压缩采样的伪随机序列输出到压缩采样系统的混频电路，用于对被测信号的频谱感知。
本实施例中，提出一种基于可编程门阵列器件FPGA和并串转换技术的高速伪随机序列产生装置，实现压缩采样系统对高速被测信号的频谱感知。与现有技术的伪随机序列产生装置相比，能够对序列的长度和频率动态调节，电路的结构相比移位寄存器实现方法简单，能够显著降低电路设计的难度与系统成本。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
Claims (1)
1.一种用于压缩采样的伪随机序列产生装置，其特征在于，包括：
一伪随机序列并行存取电路，用于以字节形式存储通过软件产生的满足压缩采样要求即取值为+1或-1且满足贝努利分布的伪随机序列，其中，对取值为-1的伪随机序列转换为0进行存储；在压缩采样时，在时钟信号的控制下，每个时钟读出一个伪随机序列字节即8位并行伪随机序列送入串并转换电路；其中，时钟信号频率即读取速率可以进行动态配置，从而动态配置伪随机序列的频率；
一并串转换电路，对输入的8位并行伪随机序列进行并串转换，得到取值为1或0的串行伪随机序列，并输出到至电平转换电路；
一电平转换电路，将取值为1或0串行伪随机序列转换为取值为+1或-1的用于压缩采样的伪随机序列；
所述的伪随机序列并行存取电路包括存储器lpm_ram_dp0、读数地址发生器lpm_counter0、非门NOT以及D触发器DFF；
软件产生的满足压缩采样要求的伪随机序列以字节形式通过写数端口存储到存储器lpm_ram_dp0中，通过写数地址wraddr[15..0]控制伪随机序列存储的深度，当写使能信号wren为高电平时，在写时钟wrclk的控制下，字节形式的伪随机序列data[7..0]写入地址wraddr[15..0]所指向的存储器单元中；
伪随机序列的读出由读数地址发生器lpm_counter0实现，当压缩采样时，首先读数地址发生器lpm_counter0在清零信号aclr的控制下清零，然后，读数地址发生器lpm_counter0的使能信号cnt_en变为高电平，读数地址发生器在时钟信号clk_ref上升沿的控制下计数产生读数地址rdaddress[15..0]给存储器lpm_ram_dp0；
时钟信号clk_ref在非门NOT反相后，作为存储器lpm_ram_dp0的读时钟rdclock，这样在时钟信号clk_ref的下降沿时刻，将读数地址所指向的存储器单元中的伪随机序列字节读出，并传输至输出端口Random_Byte[7..0]；
D触发器DFF的D端接读数地址发生器lpm_counter0的使能信号cnt_en，时钟端接时钟信号clk_ref，Q端输出作为存储器lpm_ram_dp0的读使能信号rden；
D触发器DFF的作用是在读数地址发生器lpm_counter0的使能信号cnt_en变为高电平后，同时已经产生了有效的读数地址rdaddress[15..0]之后的时钟下降沿进行伪随机数据的读取。
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