CN102594331B - 基于fpga内部的一种模拟并行接口电路及其实现方法 - Google Patents

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Abstract

本发明提供了一种基于FPGA内部的一种模拟并行接口电路及其实现方法，包括读写和选通产生模块、UFM地址、数据产生模块、UFM察除信号产生模块、UFM模块，以及数据锁存模块，CPU产生的读、写信号、在读写和选通产生模块内经延时和整形处理后生成满足UFM时序要求的读、写信号以及读、写选通信号，UFM地址、数据产生模块根据读、写选通信号生成地址总线或地址总线和数据总线，其中，写信号的地址总线和数据总线上对应的内容被保存在UFM模块内，读信号的地址总线上的内容在读信号有效的情况下被锁存在数据锁存模块内。通过本发明接口电路，外部CPU可以直接访问UFM，实现随时存取数据的目的。

Description

基于FPGA内部的一种模拟并行接口电路及其实现方法
技术领域
本发明涉及一种基于FPGA内部的一种模拟并行接口电路及其实现方法，实现SF6智能监测装置中物理量（密度、压力、微水等）连续测量参数计算、报警门限自由设置与保存，以提高高压智能测控装置智能水平。
背景技术
密封式高压开关（GIS：Gas Insulated Switchgear）是智能高压设备的重要设备之一，在高压电网中完成设备与设备或设备与电网间的分合作用；在GIS高压开关内部充满SF6气体，每个间隔都配有监测IED(Intelligent ElectronicDevice)装置，在SF6监测IED的研制中，采用了FPGA(Field-Programmable GateArray)芯片，用其内部的UFM（User Flash Memory）作为IED初始化变量或特征变量存储单元。本发明主要是在FPGA内部设计一种通用的、模拟并行接口电路，使外部CPU可直接访问UFM，已达到随时存取数据的目的。
发明内容
本发明所要解决的技术问题是提供一种基于FPGA内部的一种模拟并行接口电路及其实现方法，使外部CPU可直接访问UFM（User Flash Memory），已达到随时存取数据的目的。
为实现上述目的，本发明采用如下技术方案：
基于FPGA内部的一种模拟并行接口电路，包括读写和选通产生模块、UFM地址、数据产生模块、UFM察除信号产生模块、UFM模块，以及数据锁存模块，CPU产生的读信号tnRD或写信号tnWR在读写和选通产生模块内经延时和整形处理后生成满足UFM时序要求的读信号nRD或写信号nWR以及读选通信号RD_STB或写选通信号WR_STB，UFM地址、数据产生模块根据读选通信号或写选通信号对读信号tnRD的地址信号或写信号tnWR的地址信号和数据信号进行锁存并生成地址总线ADD或地址总线ADD和数据总线DAT，其中，写信号的地址总线和数据总线上对应的内容被保存在UFM模块内，读信号的地址总线上的内容在读信号tnRD有效的情况下被锁存在数据锁存模块内。
优选地，UFM的察除信号nERASE由片选信号yBK_CS、扇区地址BK_A1…BK_A4和写信号tnWR经或非门运算后再经数字单稳态处理后构建以满足UFM脉宽要求；
基于FPGA内部的一种模拟并行接口电路的实现方法，CPU产生的读、写信号tnRD、tnWR在读写和选通产生模块内经延时和整形处理后生成满足UFM模块时序要求的读、写信号nRD、nWR和读、写选通信号，然后UFM地址、数据产生模块根据读、写选通信号对读信号的地址信号、写信号的地址信号和数据信号进行锁存生成地址总线、数据总线，当UFM接收到的有效信号为读信号nRD时，UFM模块将读信号的地址总线上所对应的内容传输给数据锁存模块并进行锁存以备需要读取该信号时读取，当UFM接收到的有效信号为写信号nWR时，写信号的地址总线和数据总线上所对应的内容被存储在UFM模块内。
所述CPU产生的读、写信号tnRD、tnWR在读写和选通产生模块内经延时和整形处理的具体过程为：CPU产生的读、写信号tnRD、tnWR在片选信号的范围内以时钟频率为周期经D触发器两级时延后，再与原读、写信号经或非门运算，生成读、写选通信号，读、写选通信号经数字单稳态处理，生成满足UFM时序要求的读、写信号nRD、nWR。
本发明基于FPGA内部的一种模拟并行接口电路及其实现方法与现有技术相比，至少具有以下优点：本发明根据UFM时序要求对CPU产生的读信号或写信号进行处理，从而使得外部CPU可以直接对UFM进行访问，以达到随时存取数据的目的，电路结构简单，且使用方便。
附图说明
图1是本发明基于FPGA内部的一种模拟并行接口电路的原理框图；
图2是本发明读写信号和读写选通信号产生电路图；
图3是本发明写信号地址构建扇区察除信号的电路图；
图4是本发明并行地址和并行数据产生电路图、UFM和输出锁存电路图。
具体实施方式
下面结合附图对本发明基于FPGA内部的一种模拟并行接口电路及其实现方法做详细描述：
请参阅图1并结合图2至图4所示，本发明接口电路包括读写和选通产生模块、UFM地址、数据产生模块、UFM察除信号产生模块、UFM模块，以及数据锁存模块，其中，读写和选通产生模块的输入端为CPU产生的读信号tnRD或写信号tnWR，读信号tnRD或写信号tnWR在读写和选通产生模块内经延时和整形处理后生成满足UFM时序要求的读信号nRD或写信号nWR以及读选通信号RD_STB或写选通信号WR_STB，其中，满足UFM时序要求的读信号nRD或写信号nWR被传输到UFM模块中，读选通信号RD_STB或写选通信号WR_STB被传输到UFM地址、数据产生模块中；所述UFM地址、数据产生模块的输入端连接有CPU产生的读信号的地址信号tADD或CPU产生的写信号的地址信号tADD和数据信号tDAT，UFM地址、数据产生模块根据读选通信号或写选通信号对地址信号或地址信号和数据信号进行锁存并生成地址总线ADD或地址总线ADD和数据总线DAT，该地址总线或地址总线和数据总线被传输到UFM模块中后，如果UFM模块接收到的是满足UFM时序要求的读信号nRD，则地址总线ADD上所对应的内容被传输到数据锁存模块并进行锁存，以供需要读取时向外读取。
上述接口电路设计主要有三点。一是将CPU的读信号tnRD或写信号tnWR经延时和整形处理，变为满足UFM时序要求的读nRD或写nWR信号和读选通信号RD_STB或写选通信号WR_STB，同时UFM地址、数据产生模块根据该选通信号建立并行地址总线和并行数据总线，以符合UFM时序要求。其次，由地址tADD、片选tnCSx和写信号tnWR构建UFM的察除信号nERASE，因为UFM的察除是按扇区进行的。第三，将UFM输出用自产生的读信号（nRD）进行数据锁存，以免CPU读书时发生数据变化，这样，使接口电路稳健、可靠。
请特别参阅图2所示，CPU产生的读、写信号（低电平，后沿有效）在片选信号的范围内以时钟频率为周期经D触发器两级时延后，再与原读、写信号经或非门运算，生成读、写选通信号，读、写选通信号经数字单稳态处理，产生满足UFM时序要求的读、写信号。
请特别参阅图3所示，所述UFM的察除信号nERASE由片选信号yBK_CS、扇区地址BK_A1…BK_A4和写信号（由CPU发出的）经或非门运算后再经数字单稳态处理后构建而成以满足UFM脉宽要求，实现UFM按扇区察除。
在所述UFM模块的输出级增加有数据锁存模块，实现外部CPU从并行锁存器随机访问，使接口电路可靠、稳健。
最后为UFM本体部分，参看图4。根据实际应用和需求，应用FPGA开发平台软件定制所需容量的UFM，多数为512K或1024K。本发明实现应用512K的容量。
以上所述仅为本发明的一种实施方式，不是全部或唯一的实施方式，本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换，均为本发明的权利要求所涵盖。

Claims (4)

1.一种基于FPGA内部的一种模拟并行接口电路，其特征在于：包括读写和选通产生模块、UFM地址、数据产生模块、UFM察除信号产生模块、UFM模块，以及数据锁存模块，CPU产生的读信号tnRD或写信号tnWR在读写和选通产生模块内经延时和整形处理后生成满足UFM时序要求的读信号nRD或写信号nWR以及读选通信号RD_STB或写选通信号WR_STB，UFM地址、数据产生模块根据读选通信号或写选通信号对读信号tnRD的地址信号或写信号tnWR的地址信号和数据信号进行锁存并生成地址总线ADD或地址总线ADD和数据总线DAT，其中，写信号的地址总线和数据总线上对应的内容被保存在UFM模块内，读信号的地址总线上的内容在读信号nRD有效的情况下被锁存在数据锁存模块内。
2.如权利要求1所述的基于FPGA内部的一种模拟并行接口电路，其特征在于：UFM的察除信号nERASE由片选信号yBK_CS、扇区地址BK_A1…BK_A4和写信号tnWR经或非门运算后再经数字单稳态处理后构建以满足UFM脉宽要求。
3.如权利要求1所述的基于FPGA内部的一种模拟并行接口电路的实现方法，其特征在于：CPU产生的读、写信号tnRD、tnWR在读写和选通产生模块内经延时和整形处理后生成满足UFM模块时序要求的读、写信号nRD、nWR和读、写选通信号，然后UFM地址、数据产生模块根据读、写选通信号对读信号tnRD的地址信号、写信号tnWR的地址信号和数据信号进行锁存生成地址总线、数据总线，当UFM接收到的有效信号为读信号nRD时，UFM模块将读信号的地址总线上所对应的内容传输给数据锁存模块并进行锁存以备需要读取该内容时读取，当UFM接收到的有效信号为写信号nWR时，写信号的地址总线和数据总线上所对应的内容被存储在UFM模块内。
4.如权利要求3所述的基于FPGA内部的一种模拟并行接口电路的实现方法，其特征在于：所述CPU产生的读、写信号tnRD、tnWR在读写和选通产生模块内经延时和整形处理的具体过程为：CPU产生的读、写信号tnRD、tnWR在片选信号的范围内以时钟频率为周期经D触发器两级时延后，再与原读、写信号经或非门运算，生成读、写选通信号，读、写选通信号经数字单稳态处理，生成满足UFM时序要求的读、写信号nRD、nWR。
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