CN103247517A

CN103247517A - 一种半导体结构及其形成方法

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Publication number: CN103247517A
Application number: CN2012100278997A
Authority: CN
Inventors: 郭磊; 李园
Original assignee: Individual
Current assignee: Individual
Priority date: 2012-02-08
Filing date: 2012-02-08
Publication date: 2013-08-14
Anticipated expiration: 2032-02-08
Also published as: CN103247517B

Abstract

本发明提出一种半导体结构的形成方法以及半导体结构，该方法包括：提供衬底；在衬底之上形成第一单晶半导体层；刻蚀第一单晶半导体层以形成多个开口；从多个开口对第一单晶半导体层刻蚀以形成多个孔或槽，多个孔或槽延伸到衬底的顶部表面或内部；通过多个孔或槽对衬底进行腐蚀处理以使衬底的顶部形成多个支撑结构；以及淀积单晶半导体材料，以在第一单晶半导体层之上形成第二单晶半导体层。该方法能够降低单晶半导体的位错密度，避免热失配导致龟裂，提高薄膜生长质量，有利于降低成本和后期衬底剥离。

Description

一种半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

近年来，随着半导体技术的发展，把不同种类的异质材料集成到一个衬底上越来越引起关注，功率半导体器件，光电器件，高速逻辑器件等不同的应用往往需要不同的半导体材料，如功率半导体器件从击穿电压角度考虑需要大禁带宽度的SiC，GaN材料，光电器件则需要直接禁带半导体的GaAs，GaN等材料，高速逻辑器件则需要用到SiGe等半导体材料，为了能在一个芯片上实现更复杂的功能就需要在同一个衬底上得到高质量的异质半导体材料，而这些材料在很多性质方面与衬底材料有着很大的差别，如晶格结构与晶格常数的差别会造成很高的位错密度，严重影响制备出的器件的性能；热膨胀系数的差别会导致衬底上外延的异质材料膜在生长过程或冷却过程中龟裂，甚至导致整个晶圆碎裂。因此就迫切需要开发一种能在不同衬底上异质外延其他半导体材料的技术。例如在半导体产业普遍使用的Si衬底上异质外延高质量的III-V族和SiC材料，就可以实现高速逻辑电镀路和光电器件以及功率器件的全集成，大大拓宽其应用范围，降低其成本。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。

为此，本发明的一个目的在于提出一种半导体结构的形成方法，该方法具有生长的薄膜质量好、易于实现的优点。

本发明提出的一种半导体结构的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成第一单晶半导体层；刻蚀所述第一单晶半导体层以形成多个开口；从所述多个开口对所述第一单晶半导体层刻蚀以形成多个孔或槽，所述多个孔或槽延伸到所述衬底的顶部表面或内部；通过所述多个孔或槽对所述衬底进行腐蚀处理以使所述衬底的顶部形成多个支撑结构；以及淀积单晶半导体材料，以在所述第一单晶半导体层之上形成第二单晶半导体层。

根据本发明实施例的半导体结构形成方法具有衬底可采用低成本材料(比如硅片)、可释放热失配形成的应力，薄膜质量高、工艺简单易于实现等优点。在该实施例中，通过微小尺寸的支撑结构可以有效地释放由于热失配所引起的应力，从而利于制备大尺寸的单晶半导体材料，例如可以获得厚度很厚(数十微米以上)、直径大(基片尺寸可达8-12英寸甚至18英寸)的第二单晶半导体层。更为重要的是，在本发明的实施例中，支撑结构是在形成第一单晶半导体层之后形成的，避免了直接在微小结构上外延异质材料的诸多不利因素，因此能够保证支撑结构与第一单晶半导体层之间良好的界面，同时保证第一单晶半导体层的生长质量，在高质量的第一单晶半导体层的基础上，可以外延出高质量的第二单晶半导体层。

在本发明的一个实施例中，所述衬底具有图形化表面。

在本发明的一个实施例中，所述衬底为Si、SiGe、SiC、GaAs、Ge、GaN、GaP、InP、Ga₂O₃、Al₂O₃、AlN、ZnO、LiGaO₂、LiAlO₂中的一种。

在本发明的一个实施例中，对所述衬底进行腐蚀处理包括电化学腐蚀处理、湿法腐蚀处理或干法刻蚀处理中的一种或多种。

在本发明的一个实施例中，对所述衬底进行所述电化学腐蚀处理，是通过对所述衬底注入不同类型和/或不同浓度的掺杂元素来实现电化学腐蚀过程中的选择性腐蚀，刻蚀掉所述衬底顶部多余部分，仅留下所述支撑结构。

在本发明的一个实施例中，所述衬底还包括多个刻蚀阻挡结构，所述多个刻蚀阻挡结构通过对所述衬底注入不同类型和/或不同浓度的掺杂元素来实现。

在本发明的一个实施例中，当所述衬底为Si时，还包括：在所述衬底顶部表面形成所述支撑结构后，通入含氧或含氮的气体以使所述支撑结构发生反应变质并形成隔离层。在本发明的优选实施例中，这种隔离层为氧化硅或氮化硅，一方面可以使得单晶的Si变为非晶的氮化硅，而非晶的氮化硅则更利于释放热失配应力，另一方面可以用于在器件制作(比如LED器件)后期将硅片衬底与第一单晶半导体层剥离。

在本发明的一个实施例中，所述单晶半导体为IV族半导体Ge、SiGe、SiC或III-V族半导体GaN、InGaN、AlN、GaAs、GaP、AlGaInP或II-VI族半导体ZnO、Ga₂O₃、ZnS、ZnSe、PbSe、CdS、CdTe中的一种或多种组合。

在本发明的一个实施例中，所述第一单晶半导体层为多层复合结构。

在本发明的一个实施例中，还包括：将所述衬底通过刻深槽的方法划分为多个区域以防止大面积范围的应力积累。

本发明的另一个目的在于提出一种半导体结构，该半导体结构具有位错密度小、成本较低的优点。

本发明提出的一种半导体结构，包括：衬底，所述衬底的顶部包括多个支撑结构；形成在所述衬底之上的第一单晶半导体层，其中，所述第一单晶半导体层具有多个开口；多个孔或槽，所述多个孔或槽通过所述第一单晶半导体层上的所述多个开口延伸至所述衬底表面或内部；以及形成在所述第一单晶半导体层之上的第二单晶半导体层，其中，所述第二单晶半导体层填充所述多个孔或槽的顶部，且与所述多个孔或槽中所述第一单晶半导体层的暴露部分相连。

本发明提出的半导体结构具有位错密度小、薄膜质量高、成本较低等优点。

在本发明的一个实施例中，所述衬底具有图形化表面。

在本发明的一个实施例中，所述支撑结构由电化学腐蚀处理、湿法腐蚀处理或干法刻蚀处理中的一种或多种处理得到。

在本发明的一个实施例中，对所述衬底进行所述电化学腐蚀处理，是通过对所述衬底在不同区域注入不同类型和/或不同浓度的掺杂元素来实现电化学腐蚀过程中的选择性腐蚀，刻蚀掉所述衬底顶部多余部分，仅留下所述支撑结构。

在本发明的一个实施例中，当所述衬底为Si时，还包括：所述支撑结构与含氧或含氮的气体发生反应变质并形成的隔离层。

在本发明的一个实施例中，所述第一单晶半导体层为复合多层结构。

在本发明的一个实施例中，所述衬底还具有多个深槽，所述衬底被划分为多个区域，以防止大面积范围的应力积累。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1-12为本发明实施例的半导体结构形成方法中间状态示意图；

图13为本发明实施例的半导体结构的示意图；

图14a为本发明实施例的另一个半导体结构的侧视图；和

图14b为本发明实施例的另一个半导体结构的俯视图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本发明提出了一种半导体结构的形成方法，图1-12为半导体结构形成方法的一个实施例的中间状态示意图。

如图1-12所示，一种半导体结构的形成方法包括以下步骤：

步骤S101，如图1所示，提供衬底100。

具体地，衬底100可为具有图形化表面，例如具有图形化结构的Si或具有图形化结构的蓝宝石衬底(PSS)，这种图形化结构有利于降低外延层中的位错密度，也有利于LED的出光。

在本发明的一个实施例中，衬底100可为Si、SiGe、SiC、GaAs、Ge、GaN、GaP、InP、Ga₂O₃、Al₂O₃、AlN、ZnO、LiGaO₂、LiAlO₂中的一种。优选地，衬底100为Si，Si衬底廉价易得，易于掺杂，同时易于发生反应生成异质的隔离层。

步骤S102，如图2-图4所示，对衬底100的顶部表面的不同区域进行不同类型和/或不同浓度的掺杂处理，以在衬底100顶部表层形成间隔分布的多个支撑结构1001和多个被腐蚀区域1002，其中每个被腐蚀区域1002底部对应一个刻蚀阻挡结构1003，原衬底底部区1000保持不变。

具体地，以衬底100为Si为例。首先，如图2所示，对衬底100的顶部表面进行p型掺杂处理，以形成多个刻蚀阻挡结构1003。其次，如图3所示，在刻蚀阻挡结构1003的顶部的更浅且更宽的位置进行p型重掺杂处理，以形成多个被腐蚀区域1002，其中，多个被腐蚀区域1002并未相连。再次，如图4所示，对衬底100顶部表面的多个被腐蚀区域1002之间的位置进行n型掺杂处理，以形成多个支撑结构1001。需要说明的是，该实施例仅作为示例的方便而非发明的限定，在具体工艺中亦可采用其他不同类型和/或不同浓度的掺杂方法，只需要使不同区域在电化学腐蚀处理时，其被腐蚀速率V满足“V₁₀₀₂＞V₁₀₀₃≥V₁₀₀₁”条件即可。

需要说明的是，经步骤S102处理后的衬底100，在后续工艺中能够较好地实现选择性腐蚀处理。如果省略步骤S102，则在后续的腐蚀处理步骤中可通过精确控制腐蚀处理工艺来形成支撑区。

可选地，被腐蚀区域1002的面积大于支撑结构1001的面积。优选地，被腐蚀区域1002的面积大于支撑结构1001的面积的两倍以上。

步骤S103，如图5所示，在衬底100上形成第一单晶半导体层200。

具体地，第一单晶半导体层200可为IV族半导体Ge、SiGe、SiC或III-V族半导体GaN、InGaN、AlN、GaAs、GaP、AlGaInP或II-VI族半导体ZnO、Ga₂O₃、ZnS、ZnSe、PbSe、CdS、CdTe中的一种或多种组合，比如AlN/GaN、GaAs/AlGaAs等多层组合。可选地，第一单晶半导体层200可为多层复合结构，多层复合结构可为超晶格结构，或者呈现组分梯度分布(逐渐增大)的复合结构，比如Ge含量梯度分布的SiGe，或者GaN和AlN交替分布结构。

步骤S104，如图6所示，通过光刻和刻蚀工艺处理第一单晶半导体层200以形成多个开口，随后从多个开口对衬底100进行刻蚀以形成多个孔或槽，多个孔或槽延伸至衬底100顶部表面。

具体地，原本整体的第一单晶半导体层200被划分为多个第一单晶半导体结构(标号仍记200)，多个开口的位置与多个被腐蚀区域1002位置相对应，多个第一单晶半导体结构的位置与多个支撑结构1001位置相对应。多个孔或槽延伸至衬底100顶部表面的被腐蚀区1002中。可选地，各个孔或槽的深度大于该孔或槽的宽度。

步骤S105，如图7-图8所示，通过多个孔或槽对衬底100进行腐蚀处理，其中多个被腐蚀区域1002被去除，留下多个支撑结构1001。换言之，对衬底100进行腐蚀处理，以在衬底100顶部表面形成多个支撑结构1001。

其中，腐蚀处理为电化学腐蚀处理时，根据各区域材料不同类型掺杂来实现选择性去除或保留。例如，对于Si衬底，可用电化学腐蚀获得多个支撑结构，腐蚀液为氢氟酸，通过控制第一单晶半导体层的电阻率和/掺杂类型，利用电阻率越低腐蚀越严重，使Si表面被腐蚀而对第一单晶半导体层几乎没有腐蚀作用。具体地，如图7所示，可采用阳极氧化的方法，选择性地将p型重掺杂的被腐蚀区域1002腐蚀去除、保留n型掺杂的支撑结构1001，同时p型掺杂的刻蚀阻挡结构1003可以用于防止电化学腐蚀得过于纵深。随后如图8所示，去除被腐蚀区域1002，保留支撑结构1001。

其中，腐蚀处理为湿法腐蚀处理或干法刻蚀处理时，可以根据控制腐蚀时间来实现选择性去除或保留。通过控制第一单晶半导体层的电阻率(高电阻率)，使其几乎没有被腐蚀。具体的，如图8所示，在衬底100中，位于多个孔或槽的附近的被腐蚀区域1002被去除，而支撑结构1001部分未被腐蚀并保留下来。采用湿法腐蚀处理形成多孔结构时，还可以先用离子注入、金属钝化等方式处理衬底表层，使表层局部区域的晶体结构损伤或变性，有助于采用金属辅助化学腐蚀法等方式形成多孔结构。

优选地，经腐蚀处理后衬底100顶部形成的各个支撑结构1001的面积小于与其相接触的各个单晶半导体层结构200的面积。该技术特征使得后续生长的单晶半导体薄膜更容易从支撑结构1001处与衬底底部区1000剥离。

为更好地释放外延薄膜的应力，支撑结构的横向尺寸一般在微米量级一下，优选地，支撑结构的长度和/或宽度在100nm以下。

步骤S106，如图9所示，其中箭头表示通入反应气体。当所述衬底100为Si或SiGe时，在步骤S105之后，在高温条件下或者在较高温度的等离子体辅助处理环境中，通入含氧或含氮的气体，例如O₂、H₂O、NH₃、N₂、臭氧及等离子体氧或氮中的一种或多种，以使暴露在气体表面的支撑结构的表面Si或SiGe材料发生反应变质为氧化硅或氮化硅，优选通NH₃与Si或SiGe材料的支撑结构反应生成非晶的氮化硅，而上面的单晶氮化物半导体GaN、AlN等则不受影响，从而衬底100顶部的支撑结构的表面变为异质的隔离层。需要说明的是步骤S106为可选步骤，当衬底100不为Si或SiGe时可以省略该步骤。该步骤生成的隔离层和衬底的材料不同，且为非晶态，一方面使得单晶的Si或SiGe变为非晶的氧化硅或氮化硅，而非晶的氧化硅和氮化硅则更利于释放热失配应力，另一方面这一层可以作为衬底剥离时的剥离层，方便地实现外延薄膜的转移和衬底的重复利用。

步骤S107，如图10-12所示，淀积单晶半导体材料以生长第二单晶半导体层300，通过在多个孔或槽中第一单晶半导体层200的暴露部分进行横向生长，一段时间后，单晶半导体就会填充多个孔或槽，其后继续外延生长，最终在第一单晶半导体层200之上形成新淀积的第二单晶半导体层300。图中上方朝下的粗箭头表示沉积单晶半导体材料，下方半导体结构中的细箭头表示单晶半导体材料在半导体结构上的生长方向。本步骤淀积的第二单晶半导体层300同样可为IV族半导体Ge、SiGe、SiC或III-V族半导体GaN、InGaN、AlN、GaAs、GaP、AlGaInP或II-VI族半导体ZnO、Ga₂O₃、ZnS、ZnSe、PbSe、CdS、CdTe中的一种或多种组合。可选地，第二单晶半导体层300可为多层复合结构。

对于金刚石结构的半导体Ge、SiGe、SiC或闪锌矿结构的半导体GaAs、GaP等材料来说，如图12所示，可以直接沉积单晶半导体材料，通过较厚的外延层覆盖多个开口，形成相应的连为整体的第二单晶半导体层300。

对于纤锌矿结构的半导体GaN、InGaN、AlN等材料来说，如图10-12所示，可以利用其横向生长速度大于垂直方向生长速度的特性来生长形成相应的第二单晶半导体层300。具体地，沉积纤锌矿结构的半导体GaN、InGaN、AlN等材料时，由于材料的横向生长特性，沉积在多个孔或槽中的部分首先进行生长，一段时间后，单晶半导体就会填充多个孔或槽，其后外延生长，最终在多个第一单晶半导体层结构200之上形成新淀积的第二单晶半导体层300。在该实施例中，单晶半导体在填充了多个孔或槽之后，会先纵向生长，然后持续地横向生长，从而在多个第一单晶半导体层结构200之上形成第二单晶半导体层300，由于第二单晶半导体层300通过横向生长形成，因此其具有非常低的位错密度。在本发明的实施例中，由于利用了单晶半导体材料的横向生长优先特性，通过在多个孔或槽中第一单晶半导体层200的暴露部分进行横向生长，从而提高第二单晶半导体层300的生长质量。

在本发明的实施例中，可通过控制生长条件实现纤锌矿结构的单晶半导体材料的横向生长，例如在本发明的一个实施例中，单晶半导体为GaN。GaN的生长模式主要是受生长温度和生长腔气压的影响。温度越高，气压越低，横向生长模式就越是占优势。优选后的生长条件如下：生长温度1100℃，生长腔气压100Torr，通入三甲基镓作为镓源，NH₃作为氮源，生长GaN。如果需要对GaN进行掺杂，可以通入一定量的SiH₄作为n型GaN掺杂源，一定量的Cp₂Mg作为p型GaN的掺杂源。由于GaN在孔或槽中的横向生长速度大于在孔或槽中的垂直生长速度，且孔或槽的深度大于开口的宽度，因此，如图10所示，可以GaN材料先通过横向生长在多个孔或槽的顶部先横向闭合多个孔和槽。淀积一段时间后，如图11所示，在GaN材料闭合多个孔或槽之后，开始在多个孔或槽的顶部外延生长形成多个突起。如图12所示，多个突起在多个第一单晶半导体结构200之上进一步横向外延生长，最终形成整体的半导体薄膜，即形成第二单晶半导体层300。

优选地，在本发明的半导体结构的形成方法的另一实施例中，除步骤S101至S107之外，还进一步包括：通过光刻和刻蚀结合，在衬底100中刻蚀形成深槽以防止大面积范围全局应力的积累。深槽刻蚀步骤可在上述步骤任何一步前完成，优选方案为与步骤S104同步完成。深槽宽度较宽，第二单晶半导体层在深槽处断开，以降低第二单晶半导体薄膜的应力积累。

根据本发明实施例的半导体结构的形成方法具有如下优点：

1.对于具有纤锌矿结构的半导体材料，可以通过横向生长的方式在第一单晶半导体层之上生长第二单晶半导体层(例如GaN、ZnO)，利用材料的横向生长特性来降低外延薄膜位错密度，提高薄膜质量。更为重要地，第二单晶半导体层是在高质量的第一单晶半导体层的基础上横向生长得到的，同为单晶半导体材料，实现工艺简单且可以进一步提高了第二单晶半导体层的生长质量。

2.多个孔或槽的结构以及衬底表面的微小支撑结构有利于释放薄膜生长过程中产生的热失配应力，避免了在外延厚度较大时引起的薄膜出现龟裂，提高了薄膜的生长厚度和生长质量，这意味着利用低成本但热失配较大的材料作为衬底成为可能(例如Si)，还更有利于实现LED垂直结构。更为重要地，多个孔或槽的结构以及衬底表面的微小支撑结构是在形成了过渡层之后形成的，因此不会由于多个孔或槽的结构以及衬底表面的微小支撑结构的表面问题而影响缓冲层的生长质量，可获得高质量的第一氮化物半导体层，在此基础上，可以形成高质量的第二单晶半导体层。

3.去除被腐蚀区、保留支撑区，反应生成具有异质隔离层的方式，使得到的半导体结构在后期工艺中易于衬底剥离。

4.衬底上划深槽分区的方式一方面可防止大面积的应力积累，另一方面有助于器件的切割划块。

5.可采用廉价易得的衬底材料(例如Si)，工艺简单易实现，生产成本较低。

图13为本发明提出的半导体结构的实施例的示意图。

如图13所示，本发明实施例的半导体结构由本发明提出的半导体结构形成方法制得。该半导体结构在垂直方向上由下至上依次包括衬底100、第一单晶半导体层200、第二单晶半导体层300，以及多个孔或槽，其中衬底100顶部具有多个支撑结构1001。

具体地，衬底100可为具有图形化表面，例如具有图形化结构的Si或具有图形化结构的蓝宝石衬底(PSS)，这种图形化结构有利于降低外延层中的位错密度，也有利于LED的出光。衬底100可为Si、SiGe、SiC、GaAs、Ge、GaN、GaP、InP、Ga₂O₃、Al₂O₃、AlN、ZnO、LiGaO₂、LiAlO₂中的一种。多个支撑结构1001可以由衬底100顶部表面经选择性腐蚀处理后保留得到，例如，支撑结构1001由衬底100顶部表面经不同类型和/或不同浓度掺杂后电化学选择性腐蚀处理、湿法腐蚀处理、干法刻蚀处理中的一种或多种方法得到。优选地，衬底100还具有多个刻蚀阻挡结构1003，用于防止对衬底进行电化学腐蚀时纵向上被腐蚀得太深，多个刻蚀阻挡结构通过对所述衬底注入不同类型和/或不同浓度的掺杂元素来实现。优选地，当衬底为Si时，衬底100顶部还包括与衬底材料异质的隔离层。隔离层是电化学腐蚀处理步骤后，高温条件下或者进行等离子体辅助处理环境中，对多个孔或槽之通入含氧或含氮的气体，例如O₂、H₂O、NH₃、N₂、臭氧及等离子体氧或氮中的一种或多种，由Si衬底顶部的暴露的部分发生反应生成氧化硅或氮化硅得到。

第一单晶半导体层200可以为IV族半导体Ge、SiGe、SiC或III-V族半导体GaN、InGaN、AlN、GaAs、GaP、AlGaInP或II-VI族半导体ZnO、Ga₂O₃、ZnS、ZnSe、PbSe、SnO₂、CdS、CdTe中的一种或多种组合。可选的，第一单晶半导体层200可为多层复合结构。第二单晶半导体层300可以为IV族半导体Ge、SiGe、SiC或III-V族半导体GaN、InGaN、AlN、GaAs、GaP、AlGaInP或II-VI族半导体ZnO、Ga₂O₃、ZnS、ZnSe、PbSe、SnO₂、CdS、CdTe中的一种或多种组合。可选的，第二单晶半导体层300可为多层复合结构。第二单晶半导体层300填充所述多个孔或槽的顶部，且与多个孔或槽中第一单晶半导体层200的暴露部分相连。

优选地，在本发明的半导体结构的另一个实施例中，所述衬底100可以具有多个深槽，衬底被多个深槽划分为多个区域。如图14a与图14b所示，分别为本发明的一个具有深槽隔离的半导体结构的侧视图和俯视图。从图14a中可以看出，衬底100被若干个深槽隔离多个区域。从图14b中可以看出，俯视半导体结构时除了最顶层的第二单晶半导体层300之外，还可以看到从深槽处暴露出的衬底底部区1000。当衬底为Si并在衬底顶部有异质隔离层时，则深槽底部暴露出异质隔离层。具有深槽隔离的半导体结构可以防止大面积范围全局应力的积累，防止薄膜生长厚度较大时出现龟裂现象，也有利于后续器件的分割。

根据本发明上述实施例的半导体结构具有如下优点：

4.衬底上的深槽一方面可防止大面积的应力积累，另一方面有助于器件的切割划块。

5.衬底可采用廉价易得的材料(例如Si)，工艺简单易实现，生产成本较低。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims

1.一种半导体结构的形成方法，其特征在于，包括以下步骤：

提供衬底；

在所述衬底之上形成第一单晶半导体层；

刻蚀所述第一单晶半导体层以形成多个开口；

从所述多个开口对所述第一单晶半导体层刻蚀以形成多个孔或槽，所述多个孔或槽延伸到所述衬底的顶部表面或内部；

通过所述多个孔或槽对所述衬底进行腐蚀处理以使所述衬底的顶部形成多个支撑结构；以及

淀积单晶半导体材料，以在所述第一单晶半导体层之上形成第二单晶半导体层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底具有图形化表面。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底为Si、SiGe、SiC、GaAs、Ge、GaN、GaP、InP、Ga₂O₃、Al₂O₃、AlN、ZnO、LiGaO₂、LiAlO₂中的一种。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述衬底进行腐蚀处理包括电化学腐蚀处理、湿法腐蚀处理或干法刻蚀处理中的一种或多种。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，对所述衬底进行所述电化学腐蚀处理，是通过对所述衬底注入不同类型和/或不同浓度的掺杂元素来实现电化学腐蚀过程中的选择性腐蚀，刻蚀掉所述衬底顶部多余部分，仅留下所述支撑结构。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述衬底还包括多个刻蚀阻挡结构，所述多个刻蚀阻挡结构通过对所述衬底注入不同类型和/或不同浓度的掺杂元素来实现。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述衬底为Si时，还包括：在所述衬底顶部表面形成所述支撑结构后，通入含氧或含氮的气体以使所述支撑结构发生反应变质并形成隔离层。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述单晶半导体为IV族半导体Ge、SiGe、SiC或III-V族半导体GaN、InGaN、AlN、GaAs、GaP、AlGaInP或II-VI族半导体ZnO、Ga₂O₃、ZnS、ZnSe、PbSe、CdS、CdTe中的一种或多种组合。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一单晶半导体层为多层复合结构。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：将所述衬底通过刻深槽的方法划分为多个区域以防止大面积范围的应力积累。

11.一种半导体结构，其特征在于，包括：

衬底，所述衬底的顶部包括多个支撑结构；

形成在所述衬底之上的第一单晶半导体层，其中，所述第一单晶半导体层具有多个开口；

多个孔或槽，所述多个孔或槽通过所述第一单晶半导体层上的所述多个开口延伸至所述衬底表面或内部；以及

形成在所述第一单晶半导体层之上的第二单晶半导体层，其中，所述第二单晶半导体层填充所述多个孔或槽的顶部，且与所述多个孔或槽中所述第一单晶半导体层的暴露部分相连。

12.如权利要求11所述的半导体结构，其特征在于，所述衬底具有图形化表面。

13.如权利要求11所述的半导体结构，其特征在于，所述衬底为Si、SiGe、SiC、GaAs、Ge、GaN、GaP、InP、Ga₂O₃、Al₂O₃、AlN、ZnO、LiGaO₂、LiAlO₂中的一种。

14.如权利要求13所述的半导体结构，其特征在于，所述支撑结构由电化学腐蚀处理、湿法腐蚀处理或干法刻蚀处理中的一种或多种处理得到。

15.如权利要求14所述的半导体结构，其特征在于，对所述导电衬底进行所述电化学腐蚀处理，是通过对所述导电衬底在不同区域注入不同类型或不同浓度的掺杂元素来实现后续过程中的选择性腐蚀，刻蚀掉所述衬底顶部多余部分，仅留下所述支撑结构。

16.如权利要求15所述的半导体结构，其特征在于，所述衬底为导电衬底时，所述导电衬底还包括多个刻蚀阻挡结构，所述多个刻蚀阻挡结构通过对所述导电衬底注入不同类型或不同浓度的掺杂元素来实现。

17.如权利要求11所述的半导体结构，其特征在于，当所述衬底为Si时，还包括：所述支撑结构与含氧或含氮的气体发生反应变质并形成的隔离层。

18.如权利要求11所述的半导体结构，其特征在于，所述单晶半导体为IV族半导体Ge、SiGe、SiC或III-V族半导体GaN、InGaN、AlN、GaAs、GaP、AlGaInP或II-VI族半导体ZnO、Ga₂O₃、ZnS、ZnSe、PbSe、CdS、CdTe中的一种或多种组合。

19.如权利要求11所述的半导体结构，其特征在于，所述第一单晶半导体层为复合多层结构。

20.如权利要求11所述的半导体结构，其特征在于，所述衬底还具有多个深槽，所述衬底被划分为多个区域，以防止大面积范围的应力积累。