CN103236839A - 一种任意倍数时钟域同步装置及方法 - Google Patents
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Abstract
本发明公开了一种任意倍数时钟域同步装置，该装置包括随低速时钟进行不断翻转的寄存器、高速时钟驱动的多级锁存寄存器和标志信号产生单元，其中，随低速时钟进行不断翻转的寄存器不断产生伴随时钟沿不断翻转的信号，将该信号在多级高速锁存寄存器进行锁存而产生锁存信号，标志信号产生单元根据锁存信号产生沿翻转标志信号。本发明可以有效的确定任意倍数同步时钟之间的相位关系，其中只需要综合工具按正常的综合方法进行处理即可，不需要设计复杂的约束条件，简单高效。
Description
技术领域
本发明涉及倍频异步时钟之间相位关系的确定及同步技术领域，具体涉及一种任意倍数时钟域同步装置及方法。
背景技术
异步电路是信号产生寄存器时钟和该信号的接收寄存器时钟不一致的电路结构，由于两时钟相位周期的不同将会导致亚稳态、竞争、错误数据等一系列问题。为了解决上述问题，各种解决方案(如握手协议、格雷码、异步FIFO)不断出现在现代的电路设计中。
随着时代的进步，芯片设计规模不断提升，全局的高速时钟网络给芯片设计带来了沉重的负担；另外集成电路设计已经从简单的速度比拼变成了全面的性能竞争，速度、功耗、成本、研发周期等一系列因素都进入了设计者的考虑范畴。在以上前提下，异步电路在现代芯片设计中占到了越来越重要的地位，不断向我们提出不同的解决需求。
为解决上述问题，就集成电路设计提出了两种异步电路解决思路：纯异步电路和伪异步电路。纯异步电路中信号产生寄存器时钟和该信号的接收寄存器时钟完全不相关，时钟之间的相位关系完全随机；伪异步电路是指信号产生寄存器时钟和该信号的接收寄存器时钟之间存在某些固定的相位规律，可根据该规律计算两时钟之间相位关系，确定合理的电路建立时间、保持时间等一系列电路参数。常规的时钟同步电路采用模拟电路实现，产生结构复杂并且需要较严苛的时序约束才能加入数据电路结构中。
发明内容
有鉴于此，本发明提供一种任意倍数时钟域同步装置及方法，是应用于伪异步电路设计中的一种方法，它可以大大简化某些特定情况下的异步逻辑，切实的提高芯片异步电路同步能力。
根据本发明的一个方面，提出了一种任意倍数时钟域同步装置，该装置包括随低速时钟进行不断翻转的寄存器、高速时钟驱动的多级锁存寄存器和标志信号产生单元，其中，随低速时钟进行不断翻转的寄存器不断产生伴随时钟沿不断翻转的信号，将该信号在多级高速锁存寄存器进行锁存而产生锁存信号，标志信号产生单元根据锁存信号产生沿翻转标志信号。
优选地，上述装置还可包括延迟单元，用于将锁存信号延迟多个高速时钟周期。
优选地，延迟单元与标志信号产生单元在该装置中的顺序可调换。
优选地，所述标志信号实时表示了低速时钟的状态。
根据本发明的另一方面，还提出了一种任意倍数时钟域同步方法，该方法包括步骤：随低速时钟进行不断翻转的寄存器不断产生伴随时钟沿不断翻转的信号；所述信号在多级高速锁存寄存器进行锁存而产生锁存信号；标志信号产生单元根据锁存信号产生沿翻转标志信号。
本发明提出的任意倍数时钟域同步装置，包括随低速时钟进行不断翻转的寄存器、高速时钟驱动的多级锁存寄存器和标志信号产生单元，其中，随低速时钟进行不断翻转的寄存器不断产生伴随时钟沿不断翻转的信号，将该信号在多级高速锁存寄存器进行锁存而产生锁存信号，标志信号产生单元根据锁存信号产生沿翻转标志信号。
本发明的任意倍数时钟域同步装置及方法可以有效的确定任意倍数同步时钟之间的相位关系，其中只需要综合工具按正常的综合方法进行处理即可，不需要设计复杂的约束条件，简单高效。
附图说明
图1为本发明所涉及的任意倍数时钟关系图
图2为本发明中的任意倍数时钟域同步装置结构图
图3为所举实例的2倍时钟关系图
图4为所举实例的时钟域同步时序图
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明是一种对于相位相关的倍频时钟进行同步处理的技术，当一时钟是另一时钟的整数倍，并且它们之间的相位固定，即可使用该技术来检测低速时钟上升沿或下降沿的位置，产生标志信号，最后即可使用该信号来保证两时钟域之间的信号传输的交互正确性。
所谓任意倍数时钟，如图1所示，是指一个时钟的周期是另一个时钟周期的整数倍，它们具有固定的相位关系，最好低速时钟的触发沿对应高速时钟的一个触发沿，这种情况下适合异步时钟之间的建立时间、保持时间等各电路参数的确定。
图2示出的是本发明任意倍数时钟域同步装置结构图，参照图2，该装置包括：随低速时钟200进行不断翻转的寄存器202，高速时钟201驱动的多级锁存寄存器203，延迟单元204和标志信号产生单元205。延迟单元204和标志信号产生单元205的顺序可调换，也可以去掉延迟单元204。
在该装置中，随低速时钟200进行不断翻转的寄存器202不断产生伴随时钟沿(需要判断的沿：包括上升沿和下降沿)不断翻转的信号206；将该信号206在多级高速锁存寄存器203进行锁存，当多级高速锁存寄存器203中的两个紧邻的高速寄存器信号值不同时则表明低速时钟发生沿翻转(需要判断的沿翻转)；将这些不同的信号值使用延迟单元204将锁存延迟特定多个高速时钟周期；最后使用标志信号产生单元205产生沿翻转标志信号。
下面以2倍时钟同步检测为实例来加以详细的说明，如图3所示，该例中包含一个高速时钟和一个2倍时钟，2倍时钟的时钟周期为高速时钟的2倍，2倍时钟的触发沿为上升沿，其与一个高速时钟的上升沿同时出现。具体工作时序如图4所示，首先2倍时钟200驱动翻转寄存器202不断的进行翻转产生自翻转信号206，该信号在多级高速锁存寄存器203中连续锁存，产生锁存信号0和锁存信号1，本例中去除延迟单元204，标志产生单元205使用同或逻辑将锁存信号0和锁存信号1进行处理产生最后的标志信号。如图4所示，标志信号实时表示了2倍时钟的状态，但通过本方法将时钟信号完美地过渡为数据信号，之后应用该标志信号到各逻辑电路中，符合集成电路设计综合的基本需求。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种任意倍数时钟域同步装置，该装置包括随低速时钟(200)进行不断翻转的寄存器(202)、高速时钟(201)驱动的多级锁存寄存器(203)和标志信号产生单元(205)，其中，随低速时钟(200)进行不断翻转的寄存器(202)不断产生伴随时钟沿不断翻转的信号(206)，将该信号(206)在多级高速锁存寄存器(203)进行锁存而产生锁存信号，标志信号产生单元(205)根据锁存信号产生沿翻转标志信号。
2.根据权利要求1所述的任意倍数时钟域同步装置，其特征在于，该装置进一步包括延迟单元(204)，用于将锁存信号延迟多个高速时钟周期。
3.根据权利要求2所述的任意倍数时钟域同步装置，其特征在于，延迟单元(204)与标志信号产生单元(205)在该装置中的顺序可调换。
4.根据权利要求3所述的任意倍数时钟域同步装置，其特征在于，所述标志信号实时表示了低速时钟的状态。
5.一种任意倍数时钟域同步方法，该方法包括步骤：
随低速时钟(200)进行不断翻转的寄存器(202)不断产生伴随时钟沿不断翻转的信号(206)；
所述信号(206)在多级高速锁存寄存器(203)进行锁存产生锁存信号；
标志信号产生单元(205)根据锁存信号产生沿翻转标志信号。
6.根据权利要求5所述的任意倍数时钟域同步装置，其特征在于，所述标志信号实时表示了低速时钟的状态。
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| CN109905204A (zh) * | 2019-03-29 | 2019-06-18 | 京东方科技集团股份有限公司 | 一种数据发送、接收方法、相应装置和存储介质 |
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