CN103226375A - 半导体集成电路及对包括这种电路的装置进行操作的方法 - Google Patents

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CN103226375A CN2012105865704A CN201210586570A CN103226375A CN 103226375 A CN103226375 A CN 103226375A CN 2012105865704 A CN2012105865704 A CN 2012105865704A CN 201210586570 A CN201210586570 A CN 201210586570A CN 103226375 A CN103226375 A CN 103226375A
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Abstract

本发明涉及一种半导体集成电路及对包括这种电路的装置进行操作的方法。该半导体集成电路包括将时钟信号发送到多个树分支的时钟树、多个脉冲发生器以及多个脉冲分配网络。其中的每个脉冲发生器响应于通过所述树分支发送的时钟信号来生成脉冲。其中的每个脉冲分配网络与所述多个脉冲发生器中的一个脉冲发生器进行通信，并被构造并布置为将每个脉冲发生器所生成的脉冲发送到多个脉冲接收器。

Description

半导体集成电路及对包括这种电路的装置进行操作的方法
相关申请的交叉引用
本申请要求2012年1月27日提交的韩国专利申请No.10-2012-0008548的优先权，其所有内容通过引用并入本文。
技术领域
本发明思想的实施例涉及半导体集成电路（IC），更具体地涉及具有用于发送时钟信号的新时钟路径结构以及用于发送脉冲的新脉冲路径结构从而能减小功耗的IC，并且涉及对包括这种IC的装置进行操作的方法。
背景技术
随着诸如智能电话和平板个人电脑（PC）之类的便携式电子装置的普及以及可用于这些便携式电子装置的应用程序的增加，所期望的是减小这些便携式装置的功耗的方法。
便携式电子装置包括各种与时钟信号同步操作的同步电路。传统方法实施时钟脉冲门来减小同步电路的功耗。
发明内容
根据本发明的一个方面，提供了一种半导体集成电路（IC），其包括：时钟树，其将时钟信号发送到多个树分支；多个脉冲发生器，其中的每个脉冲发生器响应于通过所述树分支发送的时钟信号来生成脉冲；以及多个脉冲分配网络，其中的每个脉冲分配网络与所述多个脉冲发生器中的一个脉冲发生器进行通信，每个脉冲分配网络被构造并布置为将每个脉冲发生器所生成的脉冲发送到多个脉冲接收器。
在一个实施例中，每个脉冲接收器包括时序逻辑电路。
在一个实施例中，至少一个脉冲分配网络具有树形结构。
在一个实施例中，至少一个脉冲分配网络具有网状结构。
在一个实施例中，至少一个脉冲分配网络具有扇形结构。
在一个实施例中，至少一个脉冲分配网络具有辐射状结构。
在一个实施例中，至少一个脉冲分配网络具有多边形结构。
在一个实施例中，至少两个脉冲分配网络具有多边形结构。
在一个实施例中，至少两个多边形结构中的一个的闭合多边形链的长度与所述至少两个多个形结构中的另一个的闭合多边形链的长度之间的比是（1+α），其中-1＜α＜1。
在一个实施例中，至少一个脉冲分配网络具有环形结构。
根据本发明的另一方面，提供了一种半导体IC，其包括将时钟信号发送到多个网分支的时钟网、多个脉冲发生器以及多个脉冲分配网络。其中的每个脉冲发生器响应于通过所述网分支发送的时钟信号来生成脉冲。其中的每个脉冲分配网络与所述多个脉冲发生器中的一个脉冲发生器进行通信，每个脉冲分配网络被构造并布置为将每个脉冲发生器所生成的脉冲发送到多个脉冲接收器。
在一个实施例中，每个脉冲接收器包括时序逻辑电路。
在一个实施例中，至少一个脉冲分配网络具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的至少一种。
在一个实施例中，至少两个脉冲分配网络具有多边形结构，并且至少两个多边形结构中的一个的闭合多边形链的长度与所述至少两个多个形结构中的另一个的闭合多边形链的长度之间的比是（1+α），其中-1＜α＜1。
在本发明的另一方面中，提供了一种对数据处理装置进行操作的方法，所述方法包括：将时钟信号发送到时钟树的多个树分支；由多个脉冲发生器中的每个脉冲发生器响应于通过所述多个树分支中的每一个发送的时钟信号来生成脉冲；将由所述多个脉冲发生器中的一个脉冲发生器生成的脉冲发送到多个脉冲接收器，所述多个脉冲接收器连接到多个脉冲分配网络中的一个脉冲分配网络；以及使用所述脉冲接收器来响应于所述脉冲对从数据源输出的数据进行处理。
在一个实施例中，至少一个脉冲分配网络具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的至少一种。
在一个实施例中，每个脉冲接收器包括时序逻辑电路。
在一个实施例中，所述数据处理装置是片上系统、处理器、中央处理单元、个人计算机、数据服务器、便携式装置中的一种。
在本发明的另一方面中，提供了一种对数据处理装置进行操作的方法，所述方法包括：将时钟信号发送到时钟网的多个网分支；由多个脉冲发生器中的每个脉冲发生器响应于通过所述多个网分支中的每一个发送的时钟信号来生成脉冲；将由所述多个脉冲发生器中的一个脉冲发生器生成的脉冲发送到多个脉冲接收器，所述多个脉冲接收器连接到多个脉冲分配网络中的一个脉冲分配网络；以及使用所述脉冲接收器来响应于所述脉冲对从数据源输出的数据进行处理。
在一个实施例中，至少一个脉冲分配网络具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的至少一种。
在一个实施例中，所述数据处理装置是片上系统、处理器、中央处理单元、个人计算机、数据服务器、便携式装置中的一种。
在本发明的另一方面中，提供了一种半导体集成电路(IC),其包括：时钟分配网络，通过该时钟分配网络来发送时钟信号；多个脉冲发生器，其耦接到所述时钟分配网络，其中所述多个脉冲发生器中的一个脉冲发生器响应于通过所述时钟分配网络发送的时钟信号来生成脉冲信号；以及多个脉冲分配网络，其与所述多个脉冲发生器进行通信，所述多个脉冲分配网络中的一个脉冲分配网络被构造并布置为将所述一个脉冲发生器所生成的脉冲信号发送到多个脉冲接收器。
在一个实施例中，所述半导体IC还包括时钟源，其将所述时钟信号提供到所述时钟分配网络。
在一个实施例中，每个脉冲接收器包括时序逻辑电路。
在一个实施例中，所述时序逻辑电路根据所述脉冲信号来处理输入数据。
在一个实施例中，所述多个脉冲分配网络中的至少一个具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的一种。
在一个实施例中，所述时钟分配网络包括多个树分支，其中所述多个脉冲发生器中的所述一个脉冲发生器耦接到所述多个树分支中的至少一个树分支，并且其中所述时钟信号被输出到耦接所述一个脉冲发生器的所述至少一个树分支。
在一个实施例中，所述时钟分配网络包括具有多个网分支的时钟网，其中所述多个脉冲发生器中的所述一个脉冲发生器耦接到所述多个网分支中的至少一个网分支，并且其中所述时钟信号被输出到耦接所述一个脉冲发生器的所述至少一个网分支。
附图说明
通过参考附图来详细描述本发明的示例实施例，本发明思想的上述及其它特征和优点将会加清楚。
图1是根据本发明思想的实施例的半导体集成电路（IC）的布置图；
图2是根据本发明思想的实施例的具有树形结构的脉冲分配网（PDN）的示图；
图3是图1所示的脉冲发生器（PG）的示图；
图4是图2所示的时序逻辑电路的示图；
图5A是根据本发明思想的实施例的具有网状结构的PDN的示图；
图5B是根据本发明思想的其他实施例的具有网状结构的PDN的示图；
图6是根据本发明思想的实施例的具有扇形结构的PDN的示图；
图7是根据本发明思想的实施例的具有辐射状结构的PDN的示图；
图8A是根据本发明思想的实施例的具有环形/多边形结构的PDN的示图；
图8B是根据本发明思想的实施例的具有环形/多边形结构的PDN的示图；
图9是根据本发明思想的其他实施例的半导体IC的布置图；
图10是对包括图1所示半导体IC的数据处理装置进行操作的方法的流程图；
图11是对包括图9所示半导体IC的数据处理装置进行操作的方法的流程图；
图12是根据本发明思想的一些实施例的包括有图1或图9所示的半导体IC的数据处理装置的示意性框图；
图13是根据本发明思想的其它实施例的包括有半导体IC的数据处理装置的示意性框图；以及
图14是根据本发明思想的实施例的包括有半导体IC的数据处理装置的示意性框图。
具体实施方式
现在将参照示出了本发明实施例的附图来更全面地描述本发明思想。然而，本发明可以以各种不同形式来实现，而不应被局限于这里所述的实施例。提供这些实施例仅仅为了全面彻底地公开本发明并使本领域技术人员完全了解本发明思想的范畴。在附图中，为清楚起见可能对层和区域的尺寸和相对尺寸进行了夸大。相似的数字通篇指代相似的元件。
将会理解，当称一个元件被“连接”或“耦接”到另一元件时，其可以直接连接或耦接到另一元件，或者可以存在中间元件。相反当称一个元件被“直接连接”或“直接耦接”到另一元件时，不存在中间元件。如本文所使用的术语“和/或”包括相关列出项的一个或多个的任何及全部组合，并可被缩写为“/”。
应当理解尽管在本文中使用了术语第一、第二等来描述各种元件，然而这些元件不应当被这些术语所限制。这些术语仅用来将一个元件与另一元件进行区分。例如，第一信号可被命名为第二信号，并且类似地，第二信号也可被命名为第一信号，这些术语的命名并不脱离本发明公开的指教。
文中所使用的术语仅仅是为了描述特定示例实施例的目的而并不意在对本发明进行限制。如本文所使用的单数术语“一”、“一个”和“该”意在还包括复数形式，除非上下文清楚地另有指示。还将理解当本说明书中使用了术语“包括”和/或“包括……的”或者“包含”和/或“包含……的”时，它们指定了所述特征、区域、整体、步骤、操作、元件和/或组件的存在，但不排除还存在或添加有一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则本文中所使用的全部术语（包括技术术语和科学术语）均具有与本发明所述技术领域中的普通技术人员通常所理解的相同的含义。还应理解的是例如那些在通用词典中所定义的术语应被解释为其含义与相关技术和/或本申请上下文中的含义相同，而不应被解释为理想化或过于形式化的理解，除非本文中有明确定义。
图1是根据本发明思想的实施例的半导体集成电路（IC）10A的布置图。半导体IC10A包括具有多个树分支的时钟树、多个脉冲发生器（PG）13、和多个脉冲分配网络（PDN）11。
半导体IC10A还可包括耦接在各PG13之间的至少一个时钟缓冲器12。时钟缓冲器12可对从时钟源（例如锁相环（PLL））输出的时钟信号CLK进行缓冲，并将缓冲的时钟信号发送到时钟树。
时钟树可将时钟信号CLK和/或缓冲的时钟信号发送到多个树分支。下文中为了便于描述，将时钟信号和/或缓冲的时钟信号称为时钟信号CLK。时钟树可被称为时钟分配网络。
每个PG13都可响应于通过一个对应树分支发送的时钟信号CLK来生成一个脉冲。PDN11可将从一个或多个PG13输出的脉冲发送到与PDN11进行通信或作为PDN11的一部分的一个或多个不同的脉冲接收器（pulse sink）。
尽管在图1中示出了PG13处于PDN11的外部，但在其他实施例中，每个PG都可在PDN11A、11B、11C、11D、11E、11F或11G的内部实现。
每个脉冲接收器都可由响应脉冲进行操作的时序逻辑电路来实现，例如由在图2中示出了由逻辑电路20来实现。可使用寄存器、锁存器、或触发器来实现该时序逻辑电路。树分支可包括将时钟信号CLK分别发送到各PG13的时钟路径。
图2是根据本发明思想实施例的具有树形结构的PDN11A的示图。对PDN11A的描述参考图1的PDN11。图1中所示的各PDN11中的至少一个可具有树形结构。因此，图2所示的PDN11A包括多个时序逻辑电路20，它们可用作脉冲接收器并可响应于由PG13生成的脉冲PS进行操作。时序逻辑电路20可根据脉冲PS来处理输入数据。
图3是图1和图2所示的PG13的示图。PG13可包括反向链15，反向链15具有输入端用于接收通过树分支发送的时钟信号CLK。PG13还可包括“与”门19，用于对时钟信号CLK和反向链15的输出信号执行“与”操作并输出脉冲PS。反向链15优选地包括串联连接的奇数个反向器17-1至17-n，其中“n”是奇数自然数。
图4是图2所示的时序逻辑电路20的示图。参考图4，当脉冲PS具有第一值时（例如具有高电平时）时序逻辑电路20输出反向数据QB。当脉冲PS具有第二值时（例如具有低电平时）时序逻辑电路20保持先前的数据。
时序逻辑电路20包括串联连接在提供电源电压VDD的电源结点与结点ND之间的多个P型金属氧化物半导体（PMOS）晶体管P1和P2、串联连接在结点ND与地VSS之间的多个N型MOS（NMOS）晶体管N1和N2、传输门TG、以及多个反向器INV1和INV2。
传输门TG耦接在PMOS晶体管P2的栅极与NMOS晶体管N1的栅极之间，并响应于脉冲PS和第一反向器INV1的输出信号来控制数据D向结点ND的传输。第二反向器INV2的输出端对分别连接到晶体管P2和N1的漏极的结点ND处提供的信号进行反向。
图5A是根据本发明思想的实施例的具有网状结构100A的PDN11B的示图。对PDN11B的描述参考在图1中进行的描述。例如，图1所示的各PDN11的至少一个PDN11可具有网状结构100A。具有网状结构100A的PDN11B可包括响应于由PG13所生成的脉冲PS进行操作的多个时序逻辑电路20。每个时序逻辑电路20都可连接到用于发送脉冲PS的多个网分支中的对应的一个。
图5B是根据本发明思想的实施例的具有网状结构100B的PDN11C的示图。对PDN11C的描述参考在图1中进行的描述。例如，图1所示的各PDN11中的至少一个可具有网状结构100B。具有网状结构100B的PDN11C可包括响应于由PG13所生成的脉冲PS进行操作的多个时序逻辑电路20。每个时序逻辑电路20都可连接到用于发送脉冲PS的多个网分支中的对应的一个。一个或更多个时序逻辑电路20可位于网状结构100B的外部并通过网分支耦接到网状结构100B。
图6是具有扇形结构的PDN11D的示图。对PDN11D的描述参考在图1中进行的描述。图1所示的各PDN11中的至少一个可具有扇形结构。具有扇形结构的PDN11D可包括响应于由PG13所生成的脉冲PS进行操作的多个时序逻辑电路20。
图7是具有辐射状结构的PDN11E的示图。对PDN11E的描述参考在图1中进行的描述。图1所示的各PDN11中的至少一个可具有辐射状结构。具有辐射状结构的PDN11E可包括耦接到PG13并响应于由PG13所生成的脉冲PS进行操作的多个时序逻辑电路20。
图8A是具有环形/多边形结构100C的PDN11F的示图。对PDN11F的描述参考在图1中进行的描述。图1所示的各PDN11中的至少一个可具有环形/多边形结构100C。具有环形/多边形结构100C的PDN11F可包括响应于由PG13所生成的脉冲PS进行操作的多个时序逻辑电路20。每个时序逻辑电路20都可连接到多个例如环形分支或被称为多边形分支中的对应的一个。
图8B是具有环形/多边形结构100D的PDN11G的示图。对PDN11G的描述参考在图1中进行的描述。图1所示的各PDN11中的至少一个可具有环形/多边形结构100D。具有环形/多边形结构100D的PDN11G可包括响应于由PG13所生成的脉冲PS进行操作的多个时序逻辑电路20。每个时序逻辑电路20都可连接到多个例如环形分支中的对应的一个。
为了便于描述，在图2和图5A至图8B中示出了PG13包括在PDN11A至11G的外周以内，但是如上参考图1所述的那样，PG13可被实现在PDN11A至11G外部并通过分支（例如树分支）耦接到PDN11A至11G的元件。
图2所示的树形结构、图5A或图5B所示的网状结构、图6所示的扇形结构、图7所示的辐射状结构以及图8A或图8B所示的环形/多边形结构是按照发送脉冲PS所经由的脉冲路径的布局或路由的形状来命名的。本发明思想不限于这些结构。每个分支都连接到PG13的控制端，在PDN11A至11G中将脉冲PS输入到该控制端。
图9是根据本发明思想的其他实施例的半导体IC10B的布置图。参考图1和图9，图1所示实施例中用于发送时钟信号CLK的树形结构可变成图9所示实施例中的网状结构。
参考图9，半导体IC10B包括具有多个网分支的时钟网、多个PG13以及多个PDN11。所述时钟网可以是导线构成的均匀矩形网格。
半导体IC10B还可包括至少一个网缓冲器和时钟缓冲器，该网缓冲器对从时钟源（例如PLL）输出的时钟信号CLK进行缓冲并将缓冲的时钟信号发送到时钟网，该时钟缓冲器将时钟信号CLK发送到至少一个网缓冲器。
时钟网可将时钟信号CLK或缓冲的时钟信号发送到多个网分支。
每个PG13都可使用通过网分支发送的时钟信号CLK来在PDN11处生成脉冲。PDN11可将从PG13输出的脉冲分别发送到不同的脉冲接收器。如上所述，每个脉冲接收器都可由时序逻辑电路实现，例如由图2至图8所描述的电路20来实现。可使用寄存器、锁存器、或触发器来实现该时序逻辑电路。网分支可包括将时钟信号CLK发送到一个或更多个PG13的时钟路径。
如上参考图2所述的那样，图9所示的各PDN11中的至少一个可具有树形结构。
如上参考图5A和图5B所述的那样，图9所示的各PDN11中的至少一个可具有网状结构100A或100B。如上参考图6所述的那样，图9所示的各PDN11中的至少一个可具有扇形结构。如上参考图7所述的那样，图9所示的各PDN11中的至少一个可具有辐射状结构。如上参考图8A和图8B所述的那样，图9所示的各PDN11中的至少一个可具有环形/多边形结构100C或100D。
如上参考图1至图9所述的那样，当半导体IC10A或10B（通称为10）包括多个PDN11A、11B、11C、11D、11E、11F或11G（通称11）时，每个PDN11中总线段长度之间的相对比可以是（1+α），其中α是实数并且-1＜α＜1。
例如，当PDN11具有至少两个多边形结构时（例如具有100C或100D时），一个多边形结构的闭合多边形链的长度与另一个多边形结构的闭合多边形链的长度之间的比可以是（1+α）。
图10是对包括图1所示半导体IC10的数据处理装置进行操作的方法的流程图。图12是根据本发明思想的一些实施例的包括有图1或图9所示的半导体IC10的数据处理装置200的示意性框图。
参考图10和图12，数据处理装置200包括半导体IC10、数据源210、和时钟源220。数据处理装置200可以是包括时序逻辑电路的任何装置，该时序逻辑电路能够响应于时钟信号CLK或使用时钟信号CLK生成的脉冲PS来对从数据源210输出的数据进行处理。例如，数据处理装置200可以是片上系统（SoC）、处理器、中央处理单元（CPU）、个人计算机（PC）、数据服务器或便携装置。便携装置可以是膝上型电脑、蜂窝式电话、智能电话、平板PC、个人数字助理（PDA）、企业数字助理（EDA）、数字照相机、数字摄像机、便携式多媒体播放器（PMP）、个人导航装置或便携式导航装置（PND）、汽车导航系统、手持游戏机、或电子书之类的手持装置。
在操作S10中，半导体IC10将从时钟源220输出的时钟信号CLK或由缓冲器（例如图1所示的时钟缓冲器12）缓冲的时钟信号发送到时钟树的一个或多个树分支。在操作S20中，包括在半导体IC10中的每个PG13能使用从一个或多个树分支接收到的时钟信号CLK来生成脉冲PS。在操作S30中，从每个PG13输出的脉冲PS可被发送到与相应的一个PDN11连接的不同的脉冲接收器20。在操作S40中，每个脉冲接收器20可响应于脉冲PS来对从数据源210输出的数据DATA进行处理并输出处理数据PDATA。
如上参考图2、图5A、图5B、图6、图7、图8A或图8B所述的那样，至少一个PDN11可具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构、或环形结构。
图11是对包括图9所示半导体IC10的数据处理装置200进行操作的方法的流程图。参考图9、图11和图12，在操作S110中，半导体IC10将从时钟源220输出的时钟信号CLK或由缓冲器（例如图1所示的时钟缓冲器12）缓冲的时钟信号发送到时钟网的网分支。
在操作S120中，包括在半导体IC10中的每个PG13使用从对应的一个网分支接收到的时钟信号CLK来生成脉冲PS。在操作S130中，从每个PG13输出的脉冲PS可被发送到与对应的一个PDN11连接的不同的脉冲接收器20。在操作S140中，每个脉冲接收器20响应于脉冲PS来对数据源210输出的数据DATA进行处理并输出处理数据PDATA。
如上参考图2、图5A、图5B、图6、图7、图8A或图8B所述的那样，至少一个PDN11可具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构、或环形结构。
图13是根据本发明思想的其它实施例的包括有图1或图9所示的半导体IC10的数据处理装置300的示意性框图。
参考图13，数据处理器300包括半导体IC10、微处理器320、显示器330、和数据源350，上述组件通过总线310彼此通信。数据源350可以是内部或外部存储器。数据处理器300还包括生成时钟信号CLK的时钟源340。如上所述，数据处理装置300可以实现为PC、数据服务器或便携式装置。
图13所示的时钟源340能够执行与图12所示的时钟源220相同或类似的功能。图13所示的数据源350能够执行与图12所示的数据源210相同或类似的功能。出于简洁的目的将不再重复描述关于时钟源340和数据源350的细节。
如上所述，根据本发明思想一些实施例的在半导体IC中实现的多个时序逻辑电路响应于宽度比时钟信号的有效宽度窄很多的脉冲来处理数据，从而半导体IC的功耗被显著降低。
图14是根据本发明思想的另一些实施例的包括有图1或图9所示的半导体IC10的数据处理装置400的示意性框图。
参考图1、图9、和图14，数据处理装置400可由单个IC或单个SoC来实现。数据处理装置400包括半导体IC10和逻辑电路410。逻辑电路410可由易失性或非易失性存储器实现。
构成和布置为脉冲接收器的逻辑电路可在半导体IC10内实现，并且可与逻辑电路410进行数据通信。输入数据Data-In可由半导体IC10和逻辑电路410处理并随后作为输出数据Data-Out被输出。
根据本发明思想的一些实施例，半导体IC使用一个新的时钟路径结构来发送时钟信号并使用一个新的脉冲路径结构来发送使用时钟信号生成的脉冲，从而减小功耗。由于半导体IC的功耗被减小，所以包括该半导体IC的数据处理装置的功耗也被减小。
尽管已经参照本发明示例实施例对本发明思想进行了具体展示和描述，但本领域普通技术人员将理解的是，在不超出所附权利要求定义的本发明思想的精神和范围的情况下能够对本发明的形式和细节作出各种改变。

Claims (27)

1.一种半导体集成电路，其包括：
时钟树，其将时钟信号发送到多个树分支；
多个脉冲发生器，其中的每个脉冲发生器响应于通过所述树分支发送的时钟信号来生成脉冲；以及
多个脉冲分配网络，其中的每个脉冲分配网络与所述多个脉冲发生器中的一个脉冲发生器进行通信，每个脉冲分配网络被构造并布置为将每个脉冲发生器所生成的脉冲发送到多个脉冲接收器。
2.如权利要求1所述的半导体集成电路，其中每个脉冲接收器包括时序逻辑电路。
3.如权利要求1所述的半导体集成电路，其中至少一个脉冲分配网络具有树形结构。
4.如权利要求1所述的半导体集成电路，其中至少一个脉冲分配网络具有网状结构。
5.如权利要求1所述的半导体集成电路，其中至少一个脉冲分配网络具有扇形结构。
6.如权利要求1所述的半导体集成电路，其中至少一个脉冲分配网络具有辐射状结构。
7.如权利要求1所述的半导体集成电路，其中至少一个脉冲分配网络具有多边形结构。
8.如权利要求7所述的半导体集成电路，其中至少两个脉冲分配网络具有多边形结构，并且
至少两个多边形结构中的一个的闭合多边形链的长度与所述至少两个多个形结构中的另一个的闭合多边形链的长度之间的比是（1+α），其中-1＜α＜1。
9.如权利要求1所述的半导体集成电路，其中至少一个脉冲分配网络具有环形结构。
10.一种半导体集成电路，其包括：
时钟网，其将时钟信号发送到多个网分支；
多个脉冲发生器，其中的每个脉冲发生器响应于通过所述网分支发送的时钟信号来生成脉冲；以及
多个脉冲分配网络，其中的每个脉冲分配网络与所述多个脉冲发生器中的一个脉冲发生器进行通信，每个脉冲分配网络被构造并布置为将每个脉冲发生器所生成的脉冲发送到多个脉冲接收器。
11.如权利要求10所述的半导体集成电路，其中每个脉冲接收器包括时序逻辑电路。
12.如权利要求10所述的半导体集成电路，其中至少一个脉冲分配网络具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的至少一种。
13.如权利要求10所述的半导体集成电路，其中至少两个脉冲分配网络具有多边形结构，并且
至少两个多边形结构中的一个的闭合多边形链的长度与所述至少两个多个形结构中的另一个的闭合多边形链的长度之间的比是（1+α），其中-1＜α＜1。
14.一种对数据处理装置进行操作的方法，所述方法包括：
将时钟信号发送到时钟树的多个树分支；
由多个脉冲发生器中的每个脉冲发生器响应于通过所述多个树分支中的每一个发送的时钟信号来生成脉冲；
将由所述多个脉冲发生器中的一个脉冲发生器生成的脉冲发送到多个脉冲接收器，所述多个脉冲接收器连接到多个脉冲分配网络中的一个脉冲分配网络；以及
使用所述脉冲接收器来响应于所述脉冲对从数据源输出的数据进行处理。
15.如权利要求14所述的方法，其中至少一个脉冲分配网络具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的至少一种。
16.如权利要求14所述的方法，其中每个脉冲接收器包括时序逻辑电路。
17.如权利要求14所述的方法，其中所述数据处理装置是片上系统、处理器、中央处理单元、个人计算机、数据服务器、便携式装置中的一种。
18.一种对数据处理装置进行操作的方法，所述方法包括：
将时钟信号发送到时钟网的多个网分支；
由多个脉冲发生器中的每个脉冲发生器响应于通过所述多个网分支中的每一个发送的时钟信号来生成脉冲；
将由所述多个脉冲发生器中的一个脉冲发生器生成的脉冲发送到多个脉冲接收器，所述多个脉冲接收器连接到多个脉冲分配网络中的一个脉冲分配网络；以及
使用所述脉冲接收器来响应于所述脉冲对从数据源输出的数据进行处理。
19.如权利要求18所述的方法，其中至少一个脉冲分配网络具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的至少一种。
20.如权利要求18所述的方法，其中所述数据处理装置是片上系统、处理器、中央处理单元、个人计算机、数据服务器、便携式装置中的一种。
21.一种半导体集成电路，其包括：
时钟分配网络，通过该时钟分配网络来发送时钟信号；
多个脉冲发生器，其耦接到所述时钟分配网络，其中所述多个脉冲发生器中的一个脉冲发生器响应于通过所述时钟分配网络发送的时钟信号来生成脉冲信号；以及
多个脉冲分配网络，其与所述多个脉冲发生器进行通信，所述多个脉冲分配网络中的一个脉冲分配网络被构造并布置为将所述一个脉冲发生器所生成的脉冲信号发送到多个脉冲接收器。
22.如权利要求21所述的半导体集成电路，还包括：
时钟源，其将所述时钟信号提供到所述时钟分配网络。
23.如权利要求21所述的半导体集成电路，其中每个脉冲接收器包括时序逻辑电路。
24.如权利要求23所述的半导体集成电路，其中所述时序逻辑电路根据所述脉冲信号来处理输入数据。
25.如权利要求21所述的半导体集成电路，其中所述多个脉冲分配网络中的至少一个具有树形结构、网状结构、扇形结构、辐射状结构、多边形结构和环形结构中的一种。
26.如权利要求21所述的半导体集成电路，其中所述时钟分配网络包括多个树分支，其中所述多个脉冲发生器中的所述一个脉冲发生器耦接到所述多个树分支中的至少一个树分支，并且其中所述时钟信号被输出到耦接所述一个脉冲发生器的所述至少一个树分支。
27.如权利要求21所述的半导体集成电路，其中所述时钟分配网络包括具有多个网分支的时钟网，其中所述多个脉冲发生器中的所述一个脉冲发生器耦接到所述多个网分支中的至少一个网分支，并且其中所述时钟信号被输出到耦接所述一个脉冲发生器的所述至少一个网分支。
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