CN103208304B - 一种读电路的电流比较电路 - Google Patents

Abstract

本发明公开了一种读电路的电流比较电路，包括：输出缓冲器，用于将输入端的电压与触发点进行比较，产生输出电压；存储器单元电路、参考单元电路；第一负载，包括一P型MOS管，源极连接高电平，漏极连接所述参考单元电路；第二负载，包括一P型MOS管，源极连接高电平，漏极连接所述存储单元电路，以及所述输出缓冲器的输入端，栅极连接所述第一负载中P型MOS管的栅极；一N型MOS管，漏极接高电平，栅极与所述第一负载中P型MOS管的漏极相连，源极连接所述第一负载中P型MOS管的栅极；电流产生电路，与所述N型MOS管的源极相连，用于为该N型MOS管提供电流。本发明可以应用在低电源电压情况。

Description

一种读电路的电流比较电路

技术领域

本发明涉及电路领域，尤其涉及一种读电路的电流比较电路。

背景技术

在存储器芯片中，读电路是影响其性能优劣的关键，电流比较电路则是读电路的核心。

传统的电流比较电路结构如图1所示，其基本工作原理如下：

左半部分电路中，浮栅型MOS存储器件Mref代表基准参考单元，用于提供一个可供比较的基准参考电流；参考电压RWL施加在基准参考单元Mref的控制栅极上，产生一个基准参考电流Iref。该基准参考单元Mref的源极接地，漏极连接N型MOS管MN1的源极，并通过一个反相器INV1连接该N型MOS管MN1的栅极，为该N型MOS管MN1的栅极提供电压Vrfb。

所述N型MOS管MN1是一个钳位管，反相器INV1提供反馈回路，二者共同组成钳位电路，其目的是将基准参考单元Mref的漏端电压RBL钳位在0.8V～1.2V之间，以避免drainstress(漏极应力)效应。

所述钳位管MN1的漏极连接P型MOS管MP1的漏极和栅极、以及P型MOS管MP2的栅极，为该P型MOS管MP1和MP2的栅极提供电压Vg。该P型MOS管MP1和MP2的源极均连接电压源V_DD。

所述基准参考电流Iref通过钳位管MN1最终施加在以二极管形式连接的P型MOS管MP1上，该P型MOS管MP1为一负载管，用于为右半部分电路中的P型MOS管MP2管提供电流镜像。

右半部分电路中，浮栅型MOS存储器件Mcell代表一个被行译码电路和列译码电路选中的存储器单元，其源极接地，控制栅极接行译码电路。读电压WL通过行译码电路加在该存储器单元Mcell的控制栅极上，产生电流Icell；该存储器单元Mcell的漏极通过列译码电路连接到N型MOS管MN2的源极，以及漏端电容CBL的一端；所述漏端电容CBL的另一端接地。

所述列译码电路与N型MOS管MN2、漏端电容CBL的连接点的电压为SENSEBL；该连接点还通过反相器INV2连接在所述N型MOS管MN2的栅极上，为该N型MOS管MN2的栅极提供电压Vfb。

所述N型MOS管MN2是一个钳位管，反相器INV2提供反馈回路，二者共同组成钳位电路，其目的是将存储器单元Mcell的漏端电压BL钳位在0.8V～1.2V之间，以避免drainstress效应。

所述钳位管MN2的漏极连接所述P型MOS管MP2的漏极；所述电流Icell通过列译码电路，以及钳位管MN2，最终和通过P型MOS管MP2镜像过来的电流Iref进行比较，从而在钳位管MN2和P型MOS管MP2的共漏点上产生一个比较电压sain，该共漏点连接在输出buffer(缓冲器)INV3的输入端；比较电压sain通过与输出bufferINV3的triggerpoint(触发点)进行比较，产生或0或1的输出电压saout，实现了对存储器单元的数据读取。显然不同的存储器单元产生不同的电流Icell，从而产生不同的比较电压sain，进而产生代表不同存储器单元的输出电压saout。

上图所示的传统电流比较电路中，由于所述负载管MP1以二极管连接形式存在，因为会消耗掉至少一个PMOS管阈值大小(约0.7V)的电压裕度，当电压较低(比如1.5V)时，这会进一步限制基准参考电流Iref的读出；而随着现代集成电路工艺的进步，电源电压也逐步降低，传统的电流比较电路越来越显得力不从心，以至无法使用。

发明内容

本发明要解决的技术问题是提供一种可以应用在低电源电压情况下读电路的电流比较电路。

为了解决上述问题，本发明提供了一种读电路的电流比较电路，包括：

输出缓冲器，用于将输入端的电压与触发点进行比较，产生输出电压；

存储器单元电路、参考单元电路；

第一负载，包括一P型MOS管，源极连接高电平，漏极连接所述参考单元电路；

第二负载，包括一P型MOS管，源极连接高电平，漏极连接所述存储单元电路，以及所述输出缓冲器的输入端，栅极连接所述第一负载中P型MOS管的栅极；

还包括：一N型MOS管，漏极接高电平，栅极与所述第一负载中P型MOS管的漏极相连，源极连接所述第一负载中P型MOS管的栅极；

电流产生电路，与所述N型MOS管的源极相连，用于为该N型MOS管提供电流。

进一步地，所述电流产生电路包括：连接在地和所述N型二极管之间的电流源。

进一步地，所述电流比较电路还包括：用于提供所述高电平的电压源。

进一步地，所述参考单元电路包括：第一钳位电路；

参考单元，包括一浮栅型MOS存储器件，控制栅极连接参考电压，源极接地，漏极连接所述第一钳位电路。

进一步地，所述第一钳位电路用于将所述参考单元的漏端电压钳位在0.8V～1.2V之间。

进一步地，所述第一钳位电路包括：第一反相器；

第一钳位管，为一N型MOS管，源极连接所述参考单元的漏极、及所述反相器的输入端；栅极连接所述第一反相器的输出端。

进一步地，所述存储器单元电路包括：

行译码电路、列译码电路、连接在列译码电路和地之间的电容、连接在所述第二负载和所述列译码电路之间的第二钳位电路；

存储器单元，包括一浮栅型MOS存储器件，控制栅极连接所述行译码电路，源极接地，漏极通过所述列译码电路连接所述钳位电路及所述电容。

进一步地，所述第二钳位电路用于将所述存储器单元的漏端电压钳位在08V～12V之间。

进一步地，所述第二钳位电路包括：第二反相器；

第二钳位管，为一N型MOS管，源极连接所述反相器的输入端，并通过所述列译码电路连接所述存储器单元的漏极；栅极连接所述第二反相器的输出端。

本发明将原本二极管形式连接的电流镜负载管改变为电流源形式连接，并辅以相应的偏置电路，消除了传统结构中二极管形式连接的电流镜负载管两端消耗较大电压裕度所带来的不利影响，解决了电流比较电路在低电源电压下的应用问题。

附图说明

图1为传统的读电路的电流比较电路的结构示意图；

图2为实施例一的读电路的电流比较电路的示意框图；

图3为实施例一的例子中读电路的电流比较电路的结构示意图。

具体实施方式

下面将结合附图及实施例对本发明的技术方案进行更详细的说明。

需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。

实施例一，一种读电路的电流比较电路，如图2所示，包括：

输出缓冲器，用于将输入端的电压与触发点进行比较，产生输出电压；

存储器单元电路、参考单元电路；

第一负载，包括一P型MOS管，源极连接高电平，漏极连接所述参考单元电路；

第二负载，包括一P型MOS管，源极连接高电平，漏极连接所述存储单元电路，以及所述输出缓冲器的输入端，栅极连接所述第一负载中P型MOS管的栅极；

一N型MOS管，漏极接高电平，栅极与所述第一负载中P型MOS管的漏极相连，源极连接所述第一负载中P型MOS管的栅极；

电流产生电路，与所述N型MOS管的源极相连，用于为该N型MOS管提供电流。

本实施例中，所述电流产生电路可以包括：

连接在地和所述N型二极管之间的电流源。

实际应用时也可以采用其它实施方式，比如采用一个P型MOS管，栅极连接第一偏置电压，源极连接电压源，漏极作为输出端；还可以在P型MOS管的基础上增加负载或其它元件。

本实施例中，所述电流比较电路还可以包括一用于提供所述高电平的电压源；所述高电平并不限于由电压源产生，也可以是其它外接的高电平。

本实施例中，所述参考单元电路可以但不限于包括：

第一钳位电路；

参考单元，包括一浮栅型MOS存储器件，控制栅极连接参考电压，源极接地，漏极连接所述第一钳位电路。

所述参考单元的选取、参考电压的取值可参考现有的读电路的电流比较电路；如果读电路的电流比较电路中的参考单元电路有其它形式，也同样适用于本实施例。

本实施例中，所述存储器单元电路可以但不限于包括：

行译码电路、列译码电路、连接在列译码电路和地之间的电容、连接在所述第二负载和所述列译码电路之间的第二钳位电路；

存储器单元，包括一浮栅型MOS存储器件，控制栅极连接所述行译码电路，源极接地，漏极通过所述列译码电路连接所述第二钳位电路及所述电容。

本实施例中，所述存储器单元、行译码电路、列译码电路及电容的选取及其连接关系可参考现有的读电路的电流比较电路；如果读电路的电流比较电路中的存储器单元电路有其它形式，也同样适用于本实施例。

本实施例中，所述第一/第二钳位电路可以但不限于用于将所述参考单元/存储器单元的漏端电压钳位在0.8V～1.2V之间。

本实施例中，所述第一钳位电路可以包括：

第一反相器；

第一钳位管，为一N型MOS管，源极连接所述参考单元的漏极、及所述反相器的输入端；栅极连接所述第一反相器的输出端。

本实施例中，所述第二钳位电路可以包括：

第二反相器；

第二钳位管，为一N型MOS管，源极连接所述反相器的输入端，并通过所述列译码电路连接所述存储器单元的漏极；栅极连接所述第二反相器的输出端。

本实施例中，所述第一/第二钳位电路也可以采用其它的钳位元件实现，比如钳位二极管等，或采用其它具有钳位功能的电路实现。

本实施例的一个具体例子如图3所示，其基本工作原理如下：

基准参考单元Mref2，为一浮栅型MOS存储器件，用于提供一个可供比较的基准参考电流。参考电压RWL施加在该基准参考单元Mref2的控制栅极上，产生一个基准参考电流Iref。该基准参考单元Mref2的源极接地，漏极连接N型MOS管MN3的源极，并通过一个反相器INV4连接该N型MOS管MN3的栅极，为该N型MOS管MN3的栅极提供电压Vrfb。

所述N型MOS管MN3是一个钳位管，反相器INV4提供反馈回路，二者共同组成钳位电路，其目的是将基准参考单元Mref2的漏端电压RBL钳位在0.8V～1.2V之间，以避免drainstress效应。

所述钳位管MN3的漏极连接P型MOS管MP3的漏极；所述基准参考电流Iref通过钳位管MN3最终施加在以电流源形式连接的P型MOS管MP3上，该P型MOS管MP3为一负载管，源极连接电压源V_DD，用于为右半部分电路中的P型MOS管MP4管提供电流镜像，该P型MOS管MP4也是一源极连接电压源V_DD的负载管。

电流源Ibias，一端接地，另一端连接一N型MOS管MN5的源极，用于为该N型MOS管MN5提供偏置电流。

所述N型MOS管MN5的漏极连接电压源V_DD，源极和负载管MP3、MP4的栅极相连，N型MOS管MN5的栅极和负载管MP3的漏极相连，用于为负载管MP3和MP4提供栅极偏置电压Vg，并通过将负载管MP3漏端电压VD与N型MOS管MN5的栅极相连，使N型MOS管MN5的栅极电压处于比负载管MP3自身栅极电压高的位置。

右半部分电路中，浮栅型MOS存储器件Mcell2代表一个被行译码电路和列译码电路选中的存储器单元，其源极接地，控制栅极接行译码电路。读电压WL通过行译码电路加在该存储器单元Mcell2的控制栅极上，产生电流Icell；该存储器单元Mcell2的漏极通过列译码电路连接到N型MOS管MN4的源极，以及漏端电容CBL2的一端；所述漏端电容CBL2的另一端接地。

所述列译码电路与N型MOS管MN4、漏端电容CBL2的连接点的电压为SENSEBL；该连接点还通过反相器INV5连接在所述N型MOS管MN4的栅极上，为该N型MOS管MN4的栅极提供电压Vfb。

所述N型MOS管MN4是一个钳位管，反相器INV5提供反馈回路，二者共同组成钳位电路，其目的是将存储器单元Mcell2的漏端电压BL钳位在0.8V～1.2V之间，以避免drainstress效应。

所述钳位管MN4的漏极连接所述P型MOS管MP4的漏极；所述电流Icell通过列译码电路，以及钳位管MN4，最终和通过P型MOS管MP4镜像过来的电流Iref进行比较，从而在钳位管MN4和P型MOS管MP4的共漏点上产生一个比较电压sain，该共漏点连接在输出缓冲器INV6的输入端；比较电压sain通过与输出缓冲器INV6的triggerpoint进行比较，产生或0或1的输出电压saout，实现了对存储器单元的数据读取。不同的存储器单元产生不同的电流Icell，从而产生不同的比较电压sain，进而产生代表不同存储器单元的输出电压saout。

实际应用时不限于采用上述例子中的具体电路。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。

Claims (8)

1.一种读电路的电流比较电路，应用在低电源电压情况下，包括：

输出缓冲器，用于将输入端的电压与触发点进行比较，产生输出电压；

存储器单元电路、参考单元电路；

第一负载，包括一P型MOS管，源极连接高电平，漏极连接所述参考单元电路；

第二负载，包括一P型MOS管，源极连接高电平，漏极连接所述存储单元电路，以及所述输出缓冲器的输入端，栅极连接所述第一负载中P型MOS管的栅极；

其特征在于，还包括：

一N型MOS管，漏极接高电平，栅极与所述第一负载中P型MOS管的漏极相连，源极连接所述第一负载中P型MOS管的栅极；

电流产生电路，与所述N型MOS管的源极相连，用于为该N型MOS管提供电流；

所述电流产生电路包括：

连接在地和所述N型MOS管之间的电流源。

2.如权利要求1中所述电流比较电路，其特征在于，还包括：

用于提供所述高电平的电压源。

3.如权利要求1到2中任一项中所述电流比较电路，其特征在于，所述参考单元电路包括：

第一钳位电路；

参考单元，包括一浮栅型MOS存储器件，控制栅极连接参考电压，源极接地，漏极连接所述第一钳位电路。

4.如权利要求3中所述电流比较电路，其特征在于：

所述第一钳位电路用于将所述参考单元的漏端电压钳位在0.8V～1.2V之间。

5.如权利要求3中所述电流比较电路，其特征在于，所述第一钳位电路包括：

第一反相器；

第一钳位管，为一N型MOS管，源极连接所述参考单元的漏极、及所述反相器的输入端；栅极连接所述第一反相器的输出端。

6.如权利要求1到2中任一项中所述电流比较电路，其特征在于，所述存储器单元电路包括：

行译码电路、列译码电路、连接在列译码电路和地之间的电容、连接在所述第二负载和所述列译码电路之间的第二钳位电路；

存储器单元，包括一浮栅型MOS存储器件，控制栅极连接所述行译码电路，源极接地，漏极通过所述列译码电路连接所述钳位电路及所述电容。

7.如权利要求6中所述电流比较电路，其特征在于：

所述第二钳位电路用于将所述存储器单元的漏端电压钳位在0.8V～1.2V之间。

8.如权利要求6中所述电流比较电路，其特征在于，所述第二钳位电路包括：

第二反相器；

第二钳位管，为一N型MOS管，源极连接所述反相器的输入端，并通过所述列译码电路连接所述存储器单元的漏极；栅极连接所述第二反相器的输出端。