CN103185822B

CN103185822B - 一种采样时钟可变的示波器

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Publication number: CN103185822B
Application number: CN201110448976.1A
Authority: CN
Inventors: 史慧; 王悦; 王铁军; 李维森
Original assignee: Rigol Technologies Inc
Current assignee: Rigol Technologies Inc
Priority date: 2011-12-29
Filing date: 2011-12-29
Publication date: 2016-09-07
Anticipated expiration: 2031-12-29
Also published as: CN103185822A

Abstract

一种采样时钟可变的示波器，包括：一个时基产生模块，一个存储深度产生模块，一个时钟产生模块，一个模数转换模块，一个控制处理模块，所述时钟产生模块包括：第一时钟产生子单元，用于产生示波器最高采样率对应的第一时钟信号；第二时钟产生子单元，用于产生频率为2^NGHz的第二时钟信号；一个开关控制单元，用于依据所述时基和存储深度选择一个时钟信号作为采样时钟。本发明提供的示波器包括有两个时钟产生子单元，依据时基和存储深度需要，选择最高采样率对应的时钟作为采样时钟，否则选择第二时钟作为采样时钟，当示波器最高采样率对应的采样时钟采用非2^mGHz时，实现了示波器常见的采样率档位。

Description

一种采样时钟可变的示波器

技术领域

本发明涉及测量测试领域，具体涉及一种示波器，特别是一种采样时钟可变的示波器。

背景技术

在数字示波器中，模数转换器(ADC)是必不可少的关键器件，ADC对输入模拟信号进行采样，转换成数字信号，然后送给控制处理模块进行处理。

ADC具有一个采样时钟输入引脚，以便引入采样时钟。在高采样率示波器中，ADC的采样时钟一般由一个时钟产生模块产生，时钟产生模块一般由锁相环(PLL)实现，PLL可以合成输出范围内的任意频率，输出频率可以做到很高(例如可以达到几GHz)，具有频率稳定、相噪小的优点。

数字示波器指标中，存储深度和采样率是两个重要指标，一般标注最大存储深度和最高采样率。实际上，由于存储深度限制，在时基比较大时，采样率会降低，否则一直保持最高采样率，由于时基比较大，采集满一屏幕点的时间比较长，这个时间内的存储数据量可能已经大于存储深度了。所以，数字示波器在不同的时基下，采样率可能是不同的，一般时基越大，采样率越低。

数字示波器ADC采样时钟和采样率随时基改变的技术，是数字示波器采样控制的关键技术。现有技术中的一种实现方式是这样的：使用时钟产生模块产生最高采样率对应的采样时钟，ADC按照最高采样率采样，控制处理模块对数据进行抽取，实现采样率降低。

参考图1，现有技术的示波器100的原理如下：ADC101一直按照最大采样率进行数据采样，控制处理模块102对数据进行抽取，完成分频的功能，实现不同采样率。

所述示波器100包含时钟产生模块103、ADC101、控制处理模块102等。ADC101对信号输入VIN进行模数转换，转换后的采样信号输出给控制处理模块102进行处理，控制处理模块102根据采样率档位对采样信号进行抽取，时钟产生模块103中的PLL1031产生一个时钟，经过时钟缓冲模块1032，输出采样时钟CLK1，连接到ADC101的时钟输入端。控制处理模块102对ADC101输出的采样信号进行抽取的抽取率是有限制的，一般采用2ⁿ的抽取率进行抽取，n＝0，1，2，3，……。作为举例说明，示波器100的最高采样率是2GHz，而示波器100需要的采样率是500MHz，则ADC101会以最高采样率2GHz进行采样，得到采样信号，而控制处理模块则需要以2²的抽取率对采样信号进行抽取，即控制处理模块102对采样信号每4个点抽取一个点，即实现了示波器100的500MHz的采样率。

而采用非2ⁿ的抽取率进行抽取时，控制处理模块102的抽取速度会非常慢，难以满足示波器的要求，因此现有示波器均采用2ⁿ的抽取率进行抽取。且采样率档位的设计比较规则，如4G、2G、1G、500M、250M、125M等。

对示波器100来说，其工作过程是：PLL1031产生最高采样频率的时钟，经过时钟缓冲模块1032，输出时钟作为ADC101的采样时钟，ADC101对输入信号进行模数转换，按照最高采样率进行采样，采样信号送给控制处理模块102进行处理。控制处理模块102根据示波器当前时基需要的采样率，对ADC数据进行抽取，实现不同采样率采样。

上述PLL1031为普通的锁相环电路，包括频率基准、鉴相器、电荷泵、环路滤波器、压控振荡器等。

PLL输出范围一般不会很大，其范围是由PLL电路中的VCO决定的。举例说明，达到GHz输出频率的VCO，一般可以偏离VCO震荡频率200MHz左右，如ADI公司的ADF4360-2，输出中心频率2GHz，输出频率一般可设置在1850MHz-2170MHz。

而现有的示波器时基一般也比较规则，一般以1、2、5步进，如10ns/div、20ns/div、50ns/div、100ns/div、200ns/div、500ns/div等，规则的时基正好对应规则的采样率档位，是现有技术常见的示波器的实现方式。

因此，当示波器100的采样时钟采用2^mGHz，m＝0，1，2，3，……时，结合ADC交织技术，2片ADC交织可以实现最高采样率2^m+1GHz。举例说明，示波器100采用2GHz采样时钟，可以获得4GHz的最高采样率，而控制处理模块102以2ⁿ的抽取率进行抽取，又可以获得2G、1G、500M、250M、125M等各个档位的采样率，此时对应示波器100的时基也是规则的。

但是，当示波器100要求的最高采样率不是2^m+1GHz，为了得到这样的最高采样率，采样时钟也不是2^mGHz，举例说明，为了使得示波器100的最高采样率为5GHz，采用2片ADC交织，则需要的采样时钟为2.5GHz。控制处理模块102对5GHz最高采样率采样得到的采样信号进行抽取，得到的采样率档位不是常见的规则采样率档位，如5G/16＝312.5MHz，不能满足采样率档位的需求；而为了得到2G、1G、500M、250M、125M等各个档位的采样率，抽取率则为2.5、5、10、20、40等，要么无法实现，要么抽取速度过低，不能满足对抽取速度的需求。

总之，现有示波器存在一个缺陷，即根据最高采样率的需求，当采样时钟频率采用非2^mGHz时，不能在保证示波器抽取速度的前提下，实现示波器各个常见的采样率档位。

发明内容

为了解决上述问题，本发明提供一种采样时钟可变的示波器，包括有两个时钟产生子单元，一个产生示波器最高采样率对应的时钟信号，一个产生频率为2ⁿGHz的时钟信号，当示波器最高采样率对应的采样时钟采用非2^mGHz时，实现了示波器常见的采样率档位。

本发明所述的采样时钟可变的示波器，包括一个时基产生模块，一个存储深度产生模块，一个时钟产生模块，一个模数转换模块，一个控制处理模块，

所述时基产生模块，用于产生一个时基信号；

所述存储深度产生模块，用于产生一个存储深度信号；

所述时钟产生模块，用于产生一个采样时钟；

所述模数转换模块，用于依据所述采样时钟对一个输入信号进行采样，得到采样信号；

所述控制处理模块，用于依据所述时基信号所确定的时基和存储深度信号所确定的存储深度对所述采样信号进行抽取；

所述时钟产生模块包括：

第一时钟产生子单元，用于产生示波器最高采样率对应的第一时钟信号；

第二时钟产生子单元，用于产生小于示波器最高采样率对应的时钟信号的第二时钟信号，且第二时钟信号频率为2^NGHz，N＝0，1，2，3，……；

一个开关控制单元，用于依据所述时基和存储深度选择一个时钟信号作为采样时钟。

可以看出，本发明所述的采样时钟可变的示波器包括有两个时钟产生子单元，一个产生示波器最高采样率对应的时钟信号，一个产生频率为2^NGHz的时钟信号，当示波器最高采样率对应的采样时钟采用非2^mGHz时，实现了示波器常见的采样率档位，m＝0，1，2，3，……。

作为一个举例说明，本发明所述的采样时钟可变的示波器中，所述开关控制单元，在所述存储深度被确定时，依据时基落入的预置范围，选择与该预置范围对应的时钟信号作为采样时钟。

作为又一个举例说明，本发明所述的采样时钟可变的示波器中，所述开关控制单元，在所述时基被确定时，依据所述存储深度落入的预置范围，选择与该预置范围对应的时钟信号作为采样时钟。

作为又一个举例说明，本发明所述的采样时钟可变的示波器中，所述开关控制单元，在所述示波器的存储深度为自动模式时，依据时基落入的预置范围，选择与该预置范围对应的时钟信号作为采样时钟。

作为一个举例说明，本发明所述的采样时钟可变的示波器中，所述两个时钟产生子单元包括：第一时钟产生子单元，用于产生频率为2.5GHz的第一时钟信号；第二时钟产生子单元，用于产生频率为2GHz的第二时钟信号。

作为一个举例说明，本发明所述的采样时钟可变的示波器中，所述开关控制单元，用于依据所述时基和存储深度计算出的采样率档位落入的预置范围，选择与该采样率档位预置范围对应的时钟信号作为采样时钟。

作为一个举例说明，本发明所述的采样时钟可变的示波器中，所述开关控制单元，在所述采样率档位可由示波器最高采样率进行2^M分频得到时，选择第一时钟信号作为采样时钟，M＝0，1，2，3，……；否则切换选择第二时钟信号作为采样时钟。

作为一个举例说明，本发明所述的采样时钟可变的示波器中的开关控制单元包括：一个开关控制子模块，用于依据所述采样率档位产生一个驱动信号；一个开关，用于依据所述驱动信号，切换选择与所述采样率档位对应的时钟信号作为采样时钟输出。

作为一个举例说明，本发明所述的采样时钟可变的示波器中，所述开关控制子模块、控制处理模块由一个FPGA芯片构成。

作为一个举例说明，本发明所述的采样时钟可变的示波器中，所述开关采用射频开关HMC284。

作为一个举例说明，本发明所述的采样时钟可变的示波器中，所述时钟产生模块还包括设置在所述开关输出端的信号调理模块，所述信号调理模块包括放大电路、单端转差分电路、扇出缓冲电路中的一种或多种。

本发明所述的采样时钟可变的示波器包括有两个时钟产生子单元，可以产生两个时钟信号，一个产生示波器最高采样率对应的时钟信号，一个产生频率为2^NGHz的时钟信号，根据示波器的时基和存储深度的需求，选择一个作为采样时钟，当示波器最高采样率对应的采样时钟采用非2^mGHz时，实现了示波器常见的采样率档位。

附图说明

图1是本发明背景技术中的示波器100的结构原理图；

图2是本发明中示波器200的结构原理图；

图3是示波器200的又一个结构原理图；

图4是示波器200中的时钟产生模块203的一个结构原理图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图2，本发明所述的采样时钟可变的示波器200包括ADC201，控制处理模块202，时钟产生模块203，时基产生模块204，存储深度产生模块205。

其中，时钟产生模块203包括第一时钟产生子单元2031，第二时钟产生子单元2032，开关控制单元2033，两个时钟产生子单元2031、2032的输出端分别连接到开关控制单元2033的两个输入端，开关控制单元2033的输出端连接到ADC201的时钟输入端。

作为一种变形，所述时钟产生模块203当然还可以包括有第三时钟产生子单元等更多的时钟产生子单元，但至少包括两个时钟产生子单元。

在本实施例中，所述时基产生模块204依据用户设置产生一个时基信号，并将时基信号发送给控制处理模块202和开关控制模块2033。所述存储深度产生模块205依据用户设置产生一个存储深度信号，并将存储深度信号发送给控制处理模块202和开关控制模块2033。

所述第一时钟产生子单元2031和第二时钟产生子单元2032分别产生一个时钟信号，第一时钟产生子单元产生示波器最高采样率对应的第一时钟信号；第二时钟产生子单元产生小于示波器最高采样率对应的时钟信号的第二时钟信号，且第二时钟信号频率为2^NGHz，N＝0，1，2，3，……；开关控制单元2033则根据接收到的时基信号和存储深度信号来选择两个时钟信号中的一个作为采样时钟输出给ADC201，ADC201根据接收到的采样时钟对输入信号VIN进行采样，得到采样信号，控制处理模块202则根据接收到的时基信号和存储深度信号对采样信号进行抽取，实现不同的采样率。

在本实施例中，所述第一时钟产生子单元2031和第二时钟产生子单元2032都是由是由PLL构成。其中第一时钟产生子单元2031产生频率为2.5GHz的时钟信号，例如采用ADI公司的时钟合成芯片ADF4360-0构成；第二时钟产生子单元2032产生频率为2GHz的时钟信号，例如采用ADI公司的时钟合成芯片ADF4360-2构成。示波器200的时钟和最高采样率的对应关系还取决于ADC交织技术的实现，ADC交织技术是一种现有技术，当两片ADC交织实现采样时，示波器200的最高采样率是其时钟的2倍，但是这并不影响本发明的保护范围，本实施例采用两片ADC交织实现采样，2.5GHz的时钟信号可以实现示波器200的最高采样率为5GHz。

作为一种变形，所述时钟产生子单元2031、2032也可以由晶振、震荡电路等构成。

在本实施例中，本发明所述时基产生模块204和存储深度产生模块205是由一个数字信号处理器DSP构成，DSP可以接收由用户通过示波器按键输入的时基来产生时基信号，也可以接收由用户通过示波器按键输入的存储深度来产生存储深度信号，还可以根据由用户通过示波器按键输入的时基来自动计算产生存储深度信号。

作为一种变形，所述时基产生模块204和存储深度产生模块205可以由各自的DSP构成，也可以由计算机构成，还可以由单片微处理器构成，还可以由CPU构成。

在本实施例中，示波器200的时基是用户手动设置的，而存储深度可以是用户手动设置的，也可以选择自动模式。

当用户手动选择某一个存储深度，使得存储深度固定时，可以手动调节时基，由DSP构成的时基产生模块204根据用户的调节，产生对应的时基信号，所述开关控制单元2033依据所述时基信号所确定的时基落入的预置范围，来选择与该预置范围对应的一个时钟信号作为采样时钟，并输出给所述ADC201。

当用户手动选择某一个时基，使得时基固定时，可以手动调节存储深度，由DSP构成的存储深度产生模块205根据用户的调节，产生对应的存储深度信号，所述开关控制单元2033依据所述存储深度信号所确定的存储深度落入的预置范围，来选择与该预置范围对应的一个时钟信号作为采样时钟，并输出给所述ADC201。

示波器200的存储深度具有自动模式，用户选择该模式后，示波器200的存储深度自动匹配时基，用户可以手动调节时基，由DSP构成的时基产生模块204根据用户的调节，产生对应的时基信号，所述开关控制单元2033依据所述时基信号所确定的时基落入的预置范围，来选择与该预置范围对应的一个时钟信号作为采样时钟，并输出给所述ADC201。

作为说明，本实施例中，示波器200的时钟产生模块203包括有两个时钟产生子单元，可以产生两个时钟信号2.5GHz和2GHz，则时基和存储深度可以分别分段对应某个时钟产生子单元和其产生的时钟信号；时钟产生模块203当然也可以包括有更多的时钟产生子单元，只需要将时基和存储深度分别分段对应每一个时钟产生子单元和其产生的时钟信号即可。

作为一种变形，所述的两个时钟产生子单元当然也可以设置为其他的值，例如当示波器需要的最高采样率为7GHz时，第一时钟产生子单元2031需要采用3.5GHz的PLL构成，而第二时钟产生子单元2032采用2GHz的PLL构成。

在本实施例中，本发明所述的开关控制单元2033还依据采样率档位落入的预置范围，来选择与该采样率档位预置范围对应的时钟信号作为采样时钟。所述采样率档位是DSP依据时基和存储深度计算的到，也可以在DSP中预置一个时基、存储深度和采样率档位的对应表格，查表得到采样率档位数据。

一般来说，示波器200的采样率是具有档位的，本实施例中示波器200的最高采样率为5GHz，其采样率档位一般设为5GHz、2.5GHz、2GHz、1GHz、500MHz、250MHz、125MHz等，依据示波器200的时基和存储深度等数据，可以计算得到示波器200可以选用的采样率的最大值，当这个最大值不是某个档位时，选择可选的最大档位，举例说明，当依据时基和存储深度计算得到的示波器200的采样率最大为400MHz，但400MHz不是已有的档位，则选择250MHz档位，而不选择125MHz档位，这样示波器200才能采到更多的数据点，显示的波形更加真实。

作为一个举例说明，本发明所述的开关控制单元2033，在所述采样率档位信号可由示波器最高采样率进行2^M分频得到时，选择第一时钟信号作为采样时钟，M＝0，1，2，3，……；否则切换选择第二时钟信号作为采样时钟。这样做可以采集到更多的数据点，采集到的数据更加真实。

作为一种变形，所述开关控制单元2033当然也可以在所述采样率档位信号可由第二时钟信号进行2^M分频得到时，优选选择第二时钟信号作为采样时钟，M＝0，1，2，3，……，否则选择第一时钟信号作为采样时钟。

在本实施例中，结合参考图3，本发明所述的开关控制单元2033包括一个开关控制子模块2035和一个开关2034，所述开关控制子模块接收依据时基和存储深度计算出的采样率档位信号来产生驱动开关2034的驱动信号，开关2034则在驱动信号的驱动下选择与所述采样率档位信号对应的时钟信号作为采样时钟输出。

作为一种变形，所述开关控制子模块2035当然可以直接根据时基或存储深度来产生驱动开关2034的驱动信号，开关2034则在驱动信号的驱动下选择与时基或存储深度对应的时钟信号作为采样时钟输出。

在本实施例中，结合参考表1-表6，以最高采样率为5GHz、采用两个ADC交织实现采样的双通道示波器200来说明时基、存储深度、采样率和时钟的对应关系，表1-表6直接嵌入到所述DSP中。示波器200设计档位采用1、2、5的步进设计，采样率档位采用5G、2.5G、2G、1G、500M、250M、125M等设计，采用2.5G时钟和2G时钟作为采样时钟。

表1

表1是存储深度为自动模式时，时基、采样率和时钟的对应关系表。可以看出，用户手动调节时基：在时基为1ns-2ms之间时，选择2.5GHz的时钟信号作为采样时钟；在时基为2ms-50ms之间时，选择2GHz的时钟信号作为采样时钟；对于采样率：在采样率档位为2.5GHz和5GHz时，选择2.5GHz的时钟信号作为采样时钟；在采样率档位为2G、1G、500M、250M、125M时，选择2GHz的时钟信号作为采样时钟。

表2

表2是存储深度为7KB时，时基、采样率和时钟的对应关系表。可以看出，用户手动调节时基：在时基为1ns-200ns之间时，选择2.5GHz的时钟信号作为采样时钟；在时基为500ns-5us之间时，选择2GHz的时钟信号作为采样时钟；对于采样率：在采样率档位为5GHz和2.5GHz时，选择2.5GHz的时钟信号作为采样时钟；在采样率档位为2G、1G、500M、250M、125M时，选择2GHz的时钟信号作为采样时钟。

表3

表3是存储深度为70KB时，时基、采样率和时钟的对应关系表。可以看出，用户手动调节时基：在时基为1ns-2us之间时，选择2.5GHz的时钟信号作为采样时钟；在时基为5us-50us之间时，选择2GHz的时钟信号作为采样时钟；对于采样率：在采样率档位为5GHz和2.5GHz时，选择2.5GHz的时钟信号作为采样时钟；在采样率档位为2G、1G、500M、250M、125M时，选择2GHz的时钟信号作为采样时钟。

表4

表4是存储深度为700KB时，时基、采样率和时钟的对应关系表。可以看出，用户手动调节时基：在时基为1ns-20us之间时，选择2.5GHz的时钟信号作为采样时钟；在时基为50us-500us之间时，选择2GHz的时钟信号作为采样时钟；对于采样率：在采样率档位为5GHz和2.5GHz时，选择2.5GHz的时钟信号作为采样时钟；在采样率档位为2G、1G、500M、250M、125M时，选择2GHz的时钟信号作为采样时钟。

表5

表5是存储深度为7MB时，时基、采样率和时钟的对应关系表。可以看出，用户手动调节时基：在时基为1ns-200us之间时，选择2.5GHz的时钟信号作为采样时钟；在时基为500us-5ms之间时，选择2GHz的时钟信号作为采样时钟；对于采样率：在采样率档位为5GHz和2.5GHz时，选择2.5GHz的时钟信号作为采样时钟；在采样率档位为2G、1G、500M、250M、125M时，选择2GHz的时钟信号作为采样时钟。

表6

表6是存储深度为70MB时，时基、采样率和时钟的对应关系表。可以看出，用户手动调节时基：在时基为1ns-2ms之间时，选择2.5GHz的时钟信号作为采样时钟；在时基为2ms-50ms之间时，选择2GHz的时钟信号作为采样时钟；对于采样率：在采样率档位为5GHz和2.5GHz时，选择2.5GHz的时钟信号作为采样时钟；在采样率档位为2G、1G、500M、250M、125M时，选择2GHz的时钟信号作为采样时钟。

结合参考表2-表6可以看出，当用户选择一个存储深度，使存储深度固定时，手动调节时基使得时基落入到一个预置范围时，示波器200则选择与该预置范围对应的时钟信号作为采样时钟。当用户选择一个时基，使得时基固定时，手动调节存储深度使得存储深度落入到一个预置范围时，示波器200则选择与该预置范围对应的时钟信号作为采样时钟。对于采样率，采样率是由时基和存储深度计算得到的，当依据时基和存储深度计算得到的采样率档位落入到一个预置范围时，示波器200选择与该预置范围对应的时钟信号作为采样时钟。

在本实施例中，所述开关控制子模块2035和控制处理模块202是由一个FPGA芯片构成。所述FPGA芯片接收所述DSP根据用户通过按键输入的时基和存储深度或依据时基和存储深度计算得到的采样率档位数据，来自动选择2.5GHz或2GHz的时钟信号作为采样时钟，并对所述ADC201采样得到的采样信号进行抽取。

作为一种变形，所述开关控制子模块2035和控制处理模块202也可以是由CPU构成，也可以是由ASIC集成芯片构成，也可以是由可编程逻辑器件构成，等等。

作为又一种变形，所述开关控制子模块2035和控制处理模块202当然也可以由单独的FPGA芯片或ASIC集成芯片或可编程逻辑器件等分别构成。

作为一个举例说明，本发明所述的开关2034采用Hittite公司的SPDT射频开关HMC284，该射频开关具有两个输入端，可以实现两个输入信号的切换。

作为一种变形，所述开关2034也可以采用其他射频开关构成，也可以采用继电器构成，也可以采用三极管构成，也可以采用MOS管构成，等等。

作为一个举例说明，结合参考图4，所述开关控制模块203还包括一个设置在开关2034输出端的信号调理模块，所述信号调理模块包括放大电路2036、单端转差分电路2037、扇出缓冲电路2038。经过开关2034选择的时钟信号首先经过放大电路2036进行放大处理，然后再经过单端转差分电路2037将单端信号转换为差分信号，然后再经过扇出缓冲电路2038的扇出处理，分别输出给不同的ADC作为采样时钟。

作为一种变形，如果所述开关2034输出的时钟信号能够满足所述ADC201的幅度要求，所述放大电路2036可以省略。

作为一种变形，所述开关2034输出的时钟信号是单端信号，而所述ADC201可以输入单端时钟，则所述单端转差分电路2037可以省略。

作为一种变形，所述开关2034输出的时钟信号不需要进行扇出处理，可以直接输出给ADC201，则所述扇出缓冲电路2038可以省略。

作为一种变形，所述放大电路2036可以由各种放大器或缓冲芯片构成；所述单端转差分电路2037可以采用变压器构成，可以是单端输出变压器，也可以是差分输出变压器；所述扇出缓冲电路2038可以采用各种缓冲芯片构成。

通过以上说明可以看出，本发明的实施例解决了背景技术中所述的由于时钟产生电路输入频率范围较小而出现分频后的频率不是整数，导致示波器时基设计困难的问题，提供了一种包括有两个时钟产生子单元的示波器，可以产生两个时钟信号，分别匹配不同的时基，使得示波器的时基易于设计，且锁相环容易选型，成本低。

以上所述的仅为本发明的具体实施例，所应理解的是，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想，并不用于限定本发明的保护范围，凡在本发明的思想和原则之内所做的任何修改、等同替换等等，均应包含在本发明的保护范围之内。

Claims

1.一种采样时钟可变的示波器，包括一个时基产生模块，一个存储深度产生模块，一个时钟产生模块，一个模数转换模块，一个控制处理模块，

所述时基产生模块，用于产生一个时基信号；

所述存储深度产生模块，用于产生一个存储深度信号；

所述时钟产生模块，用于产生一个采样时钟；

其特征在于：

所述时钟产生模块包括：

第二时钟产生子单元，用于产生小于示波器最高采样率对应的时钟信号的第二时钟信号，且第二时钟信号频率为2^NGHz，N＝0,1,2,3，……；

2.根据权利要求1所述的采样时钟可变的示波器，其特征在于：

所述开关控制单元，在所述存储深度被确定时，依据时基落入的预置范围，选择与该预置范围对应的时钟信号作为采样时钟。

3.根据权利要求1或2所述的采样时钟可变的示波器，其特征在于：

所述开关控制单元，在所述时基被确定时，依据所述存储深度落入的预置范围，选择与该预置范围对应的时钟信号作为采样时钟。

4.根据权利要求3所述的采样时钟可变的示波器，其特征在于：

所述开关控制单元，在所述示波器的存储深度为自动模式时，依据时基落入的预置范围，选择与该预置范围对应的时钟信号作为采样时钟。

5.根据权利要求4所述的采样时钟可变的示波器，其特征在于：

所述第一时钟产生子单元和所述第二时钟产生子单元中：

第一时钟产生子单元，用于产生频率为2.5GHz的第一时钟信号；

第二时钟产生子单元，用于产生频率为2GHz的第二时钟信号。

6.根据权利要求5所述的采样时钟可变的示波器，其特征在于：

所述开关控制单元，还用于依据所述时基信和存储深度计算出的采样率档位落入的预置范围，选择与该采样率档位预置范围对应的时钟信号作为采样时钟。

7.根据权利要求6所述的采样时钟可变的示波器，其特征在于：

所述开关控制单元，在所述采样率档位可由示波器最高采样率进行2^M分频得到时，选择第一时钟信号作为采样时钟，M＝0,1,2,3，……；否则切换选择第二时钟信号作为采样时钟。

8.根据权利要求7所述的采样时钟可变的示波器，其特征在于：

所述开关控制单元包括：

一个开关控制子模块，用于依据所述采样率档位产生一个驱动信号；

一个开关，用于依据所述驱动信号，切换选择与所述采样率档位对应的时钟信号作为采样时钟输出。

9.根据权利要求8所述的采样时钟可变的示波器，其特征在于：

所述开关控制子模块、控制处理模块由一个FPGA芯片构成。

10.根据权利要求9所述的采样时钟可变的示波器，其特征在于：

所述开关采用射频开关HMC284。