CN103165574B - 集成电路和形成集成电路的方法 - Google Patents

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Abstract

本发明涉及集成电路和形成集成电路的方法。一种集成电路包括基元件和基元件上的铜元件，铜元件具有至少5 μm的厚度以及小于0.7的平均晶粒尺寸与厚度的比。

Description

集成电路和形成集成电路的方法
技术领域
本申请涉及一种集成电路以及一种用于制造集成电路的方法。
背景技术
在半导体器件的领域中，广泛地使用诸如铝层或铜层的薄金属层用于形成集成电路的布线层。
在功率器件的领域中，使用相对厚的例如铜或铝的金属层。可以高效地使用厚的金属层用于泄放大电流或者引导例如由于短路而可能生成的大量的热离开。
例如，对于所谓的功率金属化，已采用大于2 μm并且甚至大于5 μm的布线的厚度。然而，在具有这种大厚度的布线的集成电路中，越来越多地观察到疲劳。特别地，已观察到金属布线趋向于从基元件分层并且越来越多地呈现裂纹，使得这些集成电路在热或电负载期间显现劣化。
因此，存在对于解决上述问题的、改进包括铜元件的集成电路的需要。
发明内容
根据集成电路的一个实施例，集成电路包括基元件和基元件上的铜元件，铜元件具有至少5 μm的厚度以及小于0.7的平均晶粒尺寸与厚度的比。
根据一种制造集成电路的方法的实施例，该方法包括在基元件上形成铜元件，使得铜元件具有至少5 μm的厚度以及小于0.7的平均晶粒尺寸与厚度的比。
根据集成电路的另一实施例，集成电路包括基元件和基元件上的铜元件，铜元件包括层堆叠，层堆叠包括至少两个铜层和至少一个不同于铜的材料的中间传导层，铜层和中间传导层彼此交替堆叠。
在阅读以下详细描述，并且在观看附图之后，本领域技术人员将认识到另外的特征和优点。
附图说明
包括附图用于提供对本发明的进一步的理解并且被并入本说明书并且构成本说明书的一部分。附图图示了本发明的实施例并且连同描述一起用于解释本发明的原理。由于通过参考下面的详细描述使得本发明的其他实施例以及许多预期优点变得更好被理解，从而它们将被容易地认识到。附图的元件不一定依照彼此之间的比例而绘制。类似的附图标记表示对应的相似元件。
图1A示出了根据一个实施例的集成电路的横截面视图的示例；
图1B是根据一个实施例的集成电路的另一示例的另一横截面视图；
图2示出了根据一个实施例的形成集成电路的方法的示意图；
图3A是图示依赖于作为根据一个实施例的集成电路的部件的铜元件的层厚度的平均晶粒尺寸的图表；
图3B图示依赖于作为根据一个实施例的集成电路的部件的铜元件的层厚度的平均晶粒尺寸与层厚度的比的图表；
图4是图示退火之前和之后的依赖于铜元件的层厚度的平均晶粒尺寸的图表，该铜元件是根据一个示例的集成电路的部件；以及
图5示出了仍根据又一实施例的集成电路的横截面视图。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图，并且在附图中作为图示示出了其中可以实践本发明的具体实施例。在这一点上，参照所描述的附图的取向使用了诸如“顶”、“底”、“前”、“后”、“头”、“尾”、等的方向性术语。由于本发明实施例的部件可以定位在许多不同的取向上，因此出于说明的目的使用了方向性术语并且这些方向性术语并非限制。将理解，可以利用其他实施例并且在不偏离本发明的范围的情况下可以进行结构或逻辑上的修改。
将理解，除非另外特别指出，否则这里描述的各种示例性实施例的特征可以彼此组合。
如这里使用的术语“具有”、“包含”、“包括（including）”、“包括（comprising）”等是开放性术语，其指示所陈述的元件或特征的存在，但是并未排除额外的元件或特征。除非上下文清楚地指示其他情况，否则冠词“一个（a、an）”和“该（the）”旨在包括复数和单数。
如本说明书中采用的，术语“耦接”和/或“电耦接”并非意味着意指元件必须直接耦接在一起，可以在“耦接”或“电耦接”的元件之间设置介入元件。术语“电连接”旨在描述电连接在一起的元件之间的低欧姆电连接。
下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构将被理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂的或未掺杂的半导体、由基半导体基部支承的硅外延层、以及其他半导体结构。半导体不需要是基于硅的。半导体也可以是锗硅、锗或者砷化镓。半导体材料的另外示例包括氮化镓、氮化铝、铝镓氮、氮化铟、铟镓氮、铟铝氮、铟铝镓氮、碳化硅、任何其他III-V或II-VI半导体、或者如体材料或者生长在衬底上的任何其他化合物半导体。
图1A图示了集成电路100的一个实施例的横截面视图。
在半导体衬底1中，可以形成多个电子电路的部件以形成基元件6。例如，如图1A中所示，在半导体衬底1的表面区域中或上形成的集成电路可以包括第一区域120和第二区域110。例如，第一区域120可以包括DMOS（双扩散金属氧化物半导体）区域或者功率器件区域的若干部件并且第二区域110可以包括功率器件的逻辑区域的若干部件。例如，这些部件可以包括如本领域中公知的晶体管等。例如，功率晶体管或功率器件可以置于第一区域120中。第一和第二区域120、110的部件可以包括掺杂半导体部分、未掺杂半导体部分、介电部分以及包括金属部分的传导部分。
在一部分半导体衬底1上，形成由铜（Cu）制成的铜元件2。例如，铜元件2可以是层或层的一部分。例如，铜元件2可以是包括布线线或者任何其他图案化结构的图案化铜层。铜元件2可以具有厚度d。铜层的厚度d不需要是均匀的，而是可以具有变化的厚度。在本说明书的背景下，厚度d意图涉及铜层的最大厚度。
各种中间层可以置于铜元件2和半导体衬底1之间。例如，另外的金属化层可以置于铜元件2和半导体衬底1之间。此外，另外的金属化层可以置于铜元件2上。这些金属化层可以包括任何适当的金属。此外，如通常使用的种子层7b和/或势垒层7a可以置于半导体衬底1和铜元件2之间。势垒层7a的示例包括TiW层，其具有例如50至300 nm的厚度，并且种子层7b的示例包括具有50至300 nm的厚度的薄铜层。替选地，种子层7b可以包括用于电镀工艺的另外的适当的种子材料，诸如钯（Pd）。在铜元件2上，可以形成可以包括NiP、NiMoP、Ni、Ni(X)P、Ni(X,Y)P或者它们的任何组合的硬层3。例如，Ni(X)P涉及诸如NiWP的任意三元系统，并且Ni(X,Y)P涉及任意四元系统，其中X和Y表示任意元素。例如，硬层3可以包括层堆叠，该层堆叠包括任何这些材料。在硬层3上面可以淀积Pd层。Pd层可以具有约100至500 nm的厚度。包括Pd层的硬层3可以具有约500 nm至5 μm的厚度，例如1 μm。包括Pd层的硬层3保护铜元件2免受腐蚀并且可以用作接合界面。如图1A的实施例中所示，硬层3可以被形成为覆盖铜元件2的整个表面以及侧壁。
替选地，如图1B中所示，硬层3可以置于铜元件2的一部分上。图1B示出了包括与图1A中所示的集成电路100相同的元件的集成电路101的实施例的横截面视图。然而，在图1B中硬层3仅覆盖铜元件2的一部分。因此，铜元件2的表面的一部分及其侧壁未被覆盖或者与不同于硬层3的材料接触。然而，如易于理解的，本申请的实施例也包括没有硬层的集成电路。
在图1A和图1B的实施例中，部分钝化层4可以置于部分铜元件2和部分硬层3上。钝化层4可以例如包括诸如酰亚胺、氮化硅、氧化硅等的绝缘材料以及这些材料的组合。在图1B的实施例中，一部分铜元件2与钝化层4接触。在图1A的实施例中，铜元件2不接触钝化层4，而是相反地，硬层3置于铜元件2和钝化层4之间。
当使用例如电子背散射衍射（EBSD）技术分析铜金属化层时，检测铜层的晶粒边界和相应的晶粒2a。通常，已观察到在铜层的层厚度增加的情况下，铜的晶粒尺寸也增加。如本发明人已确定的，铜元件2的可靠性取决于铜晶粒2a的晶粒尺寸。更详细地，已观察到，当铜层的晶粒尺寸比铜元件2的层厚度小得多时，在大于约5 μm的厚度范围中，铜元件2的可靠性提高。观察具有至少5 μm的厚度的铜膜中的铜晶粒的晶粒尺寸分布，传统上存在具有近似等于铜膜厚度并且穿透整个膜厚度的晶粒尺寸的单独的晶粒。已观察到，这些铜层的机械稳定性劣化。
根据本申请的实施例，即使是最大的晶粒也总是小于膜厚度。例如，图1A和1B中所示的铜元件2的晶粒2a的平均尺寸被设定为使得最大晶粒尺寸和层厚度d的比小于0.7或者小于0.55。此外，铜元件2的厚度是至少5 μm，例如至少7. 5 μm，并且甚至大于10或20 μm。铜元件2的厚度可以小于100 μm。图1A和1B中所示的集成电路100、101包括具有相对小的晶粒尺寸的铜元件2。例如，晶粒尺寸小于4.0 μm或者甚至小于3.5 μm。在这一点上，晶粒尺寸指的是晶粒2a的直径。例如，可以使用常用的EBSD（电子背散射衍射）技术来测量晶粒尺寸。为了使用EBSD技术估计晶粒尺寸，在Leo Gemini类型的扫描电子显微镜中使用20 kV的加速电压进行EBSD测量。样品表面的EBSD图像中的所有线被确定为牵涉大于3°的晶粒取向改变的晶粒边界。根据这些晶粒的面积来确定具有等同面积的圆（盘）。这些面积等同的圆（盘）的直径被定义为晶粒尺寸。在晶粒边界统计中包括成对晶粒边界。根据各个晶粒尺寸的对数正态分布来确定平均晶粒尺寸。
如下文中将解释的，该集成电路显现改进的机械性质。根据实施例，铜膜包括氯化物、硫以及诸如氢、氧或碳的掺入物或混合物，并且氯化物的量大于任何其他添加剂的量。例如，可以使用TOF-SIMS（飞行时间二次离子质谱术）来确定氯化物的量。例如，氯化物的铜信号归一化信号可以大于1.25%或者甚至大于1.5%。在这一点上，术语“氯化物的铜信号归一化信号”意指氯化物的TOF-SIMS信号和铜的TOF-SIMS信号的比。硫的铜信号归一化TOF-SIMS信号可以大于0.075%或者甚至大于0.1%。
已进行了实验以评估具有5 μm、10 μm和20 μm的铜元件2的膜厚度的集成电路的性质。所有这些示例中的平均晶粒尺寸小于3.5 μm。作为示例，5 μm厚的膜的平均晶粒尺寸是2.4 μm，10 μm厚的膜的平均晶粒尺寸是2.6 μm，并且20 μm的膜的平均晶粒尺寸是3.1 μm。此外，铜元件2的晶粒的平均晶粒尺寸大致与铜元件2的膜厚度无关。例如，随着膜厚度的增加的平均晶粒尺寸的增加小于10%。在针对铜元件2的不同膜厚度测量的晶粒尺寸的分布中，已确定众数或最常见的值，即在晶粒尺寸分布中最频繁出现的值，对于5 μm的厚度是约2 μm，对于10 μm的厚度是约3 μm，并且对于约20 μm的厚度是约3 μm。换言之，对于铜元件2的厚度增加，该值并不显著地漂移。相反，在传统的铜元件中，众数随着铜元件的厚度的增加而增加。对于这些示例，已示出了不太可能出现裂纹并且可以防止铜元件2与势垒层7a和种子层7b，并且因此与基元件6的分层。特别地，已示出即使在热应力和电流应力之后，功率金属化出色地粘附到势垒层7a。因此，实现了基元件6和铜元件2之间的良好的电和热接触。由于改进的接触，电流和热可以极为高效地从集成电路100、101传输。因此，较之传统的集成电路，即其中铜晶粒/铜层的平均晶粒尺寸与厚度的比未被控制为小于0.7的集成电路，可以减小第一区域120。
另外的金属化层5可以置于半导体衬底1的背侧。例如，该金属化5可以通过与铜元件2相同的方式形成并且可以具有相同的结构。
图2示意性图示了根据一个实施例的形成集成电路的方法。在步骤S1中，在半导体衬底1上提供电子电路的若干部件。例如，可以通过传统工艺形成图1A和1B中所示的第一区域120和第二区域110中所示的若干器件。可以在半导体衬底1上形成金属化层。随后，在步骤S2中可以形成由TiW制成的势垒层7a，随后形成具有约150 nm的厚度的可由铜制成的种子层7b。这些层7a、7b可以如传统情况那样通过PVD（物理气相淀积）形成。形成势垒层7a和种子层7b可以是可选的。
随后，在步骤S3中，例如通过电镀可以形成铜层2。例如，可以使用包括100 g/l H2SO4、50 g/l Cu以及作为添加剂的50 ppm氯化物的电解液。如步骤S5中指示的，可以添加另外的添加剂。例如，添加剂可以包括光亮剂，其可以是SPS（双（钠-3-磺基丙基）-二硫化物）(S(CH2)3SO3Na)2。另外的示例包括MPSA/MPS（巯基-1-丙磺酸，HS(CH2)3SO3。此外，可以使用所谓的载体，其可以包括PEG（聚乙二醇）（HO[C2H4O]nH）或PPG（聚丙二醇）（HO[C3H6O]nH）。此外，添加剂可以包括所谓的流平剂（leveler），其包括JGB（杰纳斯绿B（C30H31N6Cl））、DB（二嗪黑（C28H26ON5Cl））或BTA（苯并三唑（C6H5N3））。氯化物可以取自例如由KCl、NaCl、HCl组成的组。典型地，氯化物的量可以是30至100 ppm。使用常用工艺完成电镀。例如，淀积速率可以约为0.2至2 μm/分钟，特别地0.6至1.3 μm/分钟。例如，添加剂和添加剂的含量可以被选择为实现铜晶粒的生长，使得得到的晶粒尺寸如上文参照图1A和1B讨论的那样。换言之，添加剂和添加剂的含量被选择为使得抑制晶粒的生长。此外，分散层或分散物质可用于实现这些晶粒尺寸。适当的分散物质的示例包括碳纳米管、金刚石（纳米）颗粒和氧化铝（纳米）颗粒或SiC（纳米）颗粒。根据另一修改方案，可以选择合金组分以便实现这些晶粒尺寸。适当的合金组分的示例包括Fe、Ni、Mn、Ag、Ce、Mg等。例如，DC电流可用于执行电镀。
例如，可以使用电解液执行电镀，例如水性或非水性电解液。根据一个实施例，电解液可以包括硫酸铜、硫酸、盐酸以及至少一种有机添加剂。根据另一实施例，电解液可以包括硫酸铜、MSA（甲基磺酸）、盐酸以及至少一种有机添加剂。
根据一个实施例，可以使用离子性液体执行电镀。根据另一实施例，可以无电淀积铜元素。
根据一个实施例，使用包括铜、至少一种有机添加剂以及选自由氯化物（Cl）、硫（S）和至少一种有机添加剂组成的组的混合物的电解液来执行淀积。
根据一个实施例，电镀期间的电流可以是脉冲电流，该脉冲电流可以通过阴极脉动该电流形成或者其可以是具有短的阳极脉冲的阴极脉冲电流。根据实施例，电镀期间的电流也可以是所有电流形式的组合，像用于建立特定厚度的脉冲电流，之后是DC电流或脉冲反向电流，或者开始于针对特定厚度的脉冲反向电流并且结束于DC电流或脉冲电流，并且可以包括脉冲形式的所有组合。如已发现的，电镀期间的脉冲电流和脉冲反向电流可以导致更多添加剂的掺入，这在退火期间阻碍晶粒生长。结果，即使在退火之后仍可能存在小的晶粒。换言之，通过适当地选择脉冲的波形，可能影响添加剂的掺入以及铜层的晶粒尺寸。
执行电镀直至铜层具有5至30 μm的厚度。然而，如将清楚地理解的，铜层也可以被淀积为具有更大的厚度。此外，铜元件2可以被形成为使得其与下面的若干布线层接触。
例如，这些布线层可以埋入在半导体衬底1内。随后，可以在铜元件2上形成硬层。例如，硬层可以包括NiP、NiMoP、Ni或者它们的组合，包括顶上的薄Pd层。铜层还可以如传统的那样被图案化。例如，可以采用大马士革技术，其包括对介电层图案化以形成凹部并且在介电层中形成的凹部中淀积铜层，随后进行CMP（化学机械研磨步骤）。替选地，还可以如传统的那样通过刻蚀对铜层图案化。根据另一实施例，可以采用图案镀覆技术。图案镀覆技术使用抗镀剂掩模并且铜材料仅淀积在抗镀剂开口中，即淀积在那些未被抗镀剂材料覆盖的部分中。随后，在步骤S4中，可以在集成电路上形成另外的保护层。例如，保护层可以如传统的那样由酰亚胺4制成。形成保护层是可选的。
尽管图1A和1B中已示出了铜元件2在其中形成电子部件的半导体衬底1的顶部形成，然而将清楚地理解，铜元件2也可以在集成电路的背面上形成。例如，如果铜元件被置于半导体衬底1的背面上，则厚度甚至可以大于20 μm，例如高达200 μm的厚度。得到的电传导背面利用可以填充有诸如掺杂多晶硅、Cu或W的传导材料的穿硅过孔，或者利用形成与硅的欧姆接触的诸如Al或Ti的金属与正面上的有源区域接触。
图3A是图示依赖于层厚度的铜元件2的平均晶粒尺寸的图表。在传统的集成电路中，平均晶粒尺寸随着层厚度的增加而增加。例如，在传统的集成电路的制造期间，不采取措施来抑制晶粒边界的生长。图3A图示了相较于根据一个实施例的集成电路中的层厚度的铜元件2的平均晶粒尺寸。如图3A中所示，根据一个实施例，平均晶粒尺寸大致不依赖于层厚度。平均晶粒尺寸小于3.5 μm，并且在图3A的实施例中，铜元件的厚度大于5 μm。在还原气氛中在400ºC对样品退火30分钟之后测量晶粒尺寸。已观察到，在对样品退火时晶粒尺寸基本上不增加。根据一个实施例，该方法进一步包括对铜元件2退火，其中由于退火，晶粒尺寸增加小于10%，例如小于5%。已使用上文解释的EBSD方法测量了图3A中所示的平均晶粒尺寸。在图3A中，5 μm厚的膜的平均晶粒尺寸是2.4 μm，10 μm厚的膜的平均晶粒尺寸是2.6 μm，并且20 μm的膜的平均晶粒尺寸是3.1 μm。此外，随着膜厚度增加的平均晶粒尺寸的增加小于5%。对于5 μm的膜厚度，平均晶粒尺寸的标准偏差是约0.8 μm，对于10 μm的膜厚度，标准偏差是0.8 μm，并且对于20 μm的膜厚度，标准偏差是1.0 μm。因此，在将这些值与传统铜元件比较时，标准偏差基本上不随膜厚度增加。此外，已观察到，众数，即依赖于厚度的晶粒尺寸的分布中最频繁出现的值，对于5 μm的膜厚度约为2 μm，对于10 μm的膜厚度的众数约为3 μm，并且对于20 μm的膜厚度的众数介于2和3 μm之间。相比之下，对于传统的铜元件，众数随着膜厚度的增加而增加。此外，对于所有被分析的膜厚度，相比具有小于4 μm的晶粒尺寸的晶粒，大于4 μm的晶粒尺寸的比是非常小。通过相似的方式，相比具有小于5 μm的尺寸的晶粒的比，具有大于5 μm的尺寸的晶粒的比小得多。
图3B示出了根据图3A中所示的测量值计算的晶粒尺寸与铜膜厚度的比，依赖于膜厚度绘出了该比。如所示出的，随着膜厚度的增加，该比减少。
示例：
使用图案镀覆技术淀积用于功率应用的厚铜膜。在溅射势垒层（例如TiW）和种子层（例如Cu）之后，在晶片上施加抗镀剂。对抗镀剂图案化并且将铜电镀到抗镀剂掩模中。在接下来的工艺步骤中，去除抗镀剂并且对种子层和势垒层进行湿法化学刻蚀，形成铜线和区域。从含有硫酸、硫酸铜和盐酸的水基铜浴槽电镀铜。为了均匀地提高表面粗糙度和厚度，将有机添加剂添加到镀覆溶液。将三种类型的添加剂添加到镀覆浴槽：加速剂（光亮剂），例如SPS，其含有硫；抑制剂（载体），例如EPG，其构建具有氯和Cu离子的络合物；以及流平剂，例如杰纳斯绿。由于加速剂含有硫并且抑制剂构建具有氯的络合物，因此在电解槽中硫和氯的量可以是将加速剂或抑制剂掺入铜膜的度量。
使用TOF-SIMS（飞行时间二次离子质谱术）分析来测量添加剂的掺入。根据该分析，可以看到，较之使用标准电解液制造的传统铜膜，近似超过19x的硫和55x的氯被掺入到铜膜中。这是多得多的加速剂（由S表示）和抑制剂（由Cl表示）被掺入到通过新电解液淀积的铜中的强烈的指示。
已确定加速剂和抑制剂的掺入影响了铜膜的晶粒尺寸。随后，在400℃的炉中在形成气体气氛（即包括氢和氮气的气体气氛）中执行30分钟的退火。
图4图示了进行退火之前和之后的以任意单位表示的示例的晶粒尺寸，其中虚线指示退火之后的晶粒尺寸并且实线指示退火之前的晶粒尺寸。利用XRD（X射线衍射）测量了图4的晶粒或微晶尺寸。
如可从图4所见，在其中利用根据上述示例的电解液淀积铜膜的实施例中，微晶尺寸遍及所有测量的Cu厚度近似恒定，并且退火仅使Cu晶粒尺寸微小地增加了小于4%的量。
简言之，在通过传统的电解液淀积的铜中观察到低的添加剂掺入。微晶可以在没有严重障碍的情况下生长。使用根据上述示例的电解液，相当大量的添加剂被掺入膜中。这导致了遍及所有所考虑的Cu厚度的恒定的微晶尺寸分布。晶粒生长被禁止并且所掺入的添加剂甚至在样品的退火期间仍禁止晶粒生长。
图5示出了集成电路102的另一实施例。图5中所示的集成电路102包括与图1A和1B中所示的集成电路相同的部件。然而，铜元件2a包括若干个可以由铜（Cu）制成的单层21以及例如可以由TiN形成的另外的传导中间层22，中间层22置于铜层21之间。例如，单个铜层21的厚度可以是约300 nm至5 μm，例如400 nm。例如，单个铜层21的厚度可以不小于约50 nm。此外，中间层22的厚度可以约为10至20 nm，但是不小于3 nm。例如，三至四个单独的铜层21可以被交替布置以形成铜元件2a。
将理解，除非另外特别指出，否则这里描述的各种实施例的特征可以彼此组合。
尽管这里已图示和描述了具体实施例，但是本领域普通技术人员将认识到，在不偏离本发明的范围的情况下，可以使用多种替选的和/或等同的实现方案替换所示出并描述的特定实施例。本申请旨在涵盖这里讨论的具体实施例的任何调整或变化。因此，本发明旨在仅由权利要求及其等同物限定。

Claims (17)

1.一种集成电路，包括：
基元件；以及
所述基元件上的铜元件，所述铜元件具有至少5 μm的厚度以及小于0.7的平均晶粒尺寸与厚度的比，
其中，所述铜元件的晶粒尺寸分布的最常见的值大于2 μm且小于5 μm。
2.根据权利要求1所述的集成电路，其中所述的平均晶粒尺寸与厚度的比小于0.55。
3.根据权利要求1所述的集成电路，其中所述铜元件的厚度大于5 μm。
4.根据权利要求1所述的集成电路，其中所述平均晶粒尺寸大致与所述铜元件的厚度无关。
5.根据权利要求1所述的集成电路，其中所述铜元件是图案化的层或布线。
6.根据权利要求1所述的集成电路，其中所述铜元件的平均晶粒尺寸小于4.0 μm。
7.根据权利要求1所述的集成电路，其中所述铜元件的平均晶粒尺寸小于3.5 μm。
8.根据权利要求1所述的集成电路，其中所述铜元件的晶粒尺寸分布的最常见的值小于3 μm。
9.根据权利要求1所述的集成电路，其中所述铜元件的晶粒尺寸分布的最常见的值小于4 μm。
10.根据权利要求1所述的集成电路，其中所述铜元件包括铜以及选自由氯化物（Cl）、硫（S）和至少一种有机添加剂组成的组的至少一种添加剂。
11.根据权利要求10所述的集成电路，其中所述铜元件包括氯化物和硫作为混合物。
12.根据权利要求11所述的集成电路，其中所述铜元件还包括包含氢、氧或碳的混合物，氯化物的量大于任何其他混合物的量。
13.根据权利要求1所述的集成电路，进一步包括硬层，其包括NiP、NiMoP、NiPd、Ni(X)P和Ni(X,Y)P中的至少之一，所述硬层置于所述铜元件上，并且其中X和Y表示另外的元素。
14.根据权利要求1所述的集成电路，其中所述铜元件包括氯化物作为混合物，其中氯化物的飞行时间二次离子质谱信号相对铜的飞行时间二次离子质谱信号的比大于1.25%。
15.根据权利要求1所述的集成电路，其中所述铜元件包括硫作为混合物，其中硫的飞行时间二次离子质谱信号相对铜的飞行时间二次离子质谱信号的比大于0.075%。
16.一种制造集成电路的方法，包括在基元件上形成铜元件，使得所述铜元件具有至少5 μm的厚度以及小于0.7的平均晶粒尺寸与厚度的比，
其中，所述铜元件的晶粒尺寸分布的最常见的值大于2 μm且小于5 μm。
17.根据权利要求16所述的方法，其中形成所述铜元件包括在被设定为使得所述的平均晶粒尺寸与厚度的比小于0.7的条件下的电镀。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI715424B (zh) * 2020-01-22 2021-01-01 長春石油化學股份有限公司 電解銅箔、電極及包含其之鋰離子電池
US11430693B1 (en) * 2021-03-10 2022-08-30 Yuan Ze University Method for microstructure modification of conducting lines

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208881A (ja) * 1999-01-12 2000-07-28 Nitto Denko Corp プリント配線板の導体パタ―ン形成方法およびプリント配線板
CN1719606A (zh) * 2004-07-09 2006-01-11 国际商业机器公司 导电材料及其制造方法
CN101026927A (zh) * 2006-02-24 2007-08-29 三星电机株式会社 包括镍层的芯板、多层板及其制造方法
CN101102639A (zh) * 2006-07-06 2008-01-09 三井金属矿业株式会社 具有优良耐折性的电路基板及半导体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2765673B2 (ja) 1992-06-04 1998-06-18 インターナショナル・ビジネス・マシーンズ・コーポレイション メタライゼーション層及びその形成方法
US7244677B2 (en) * 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
US6878259B2 (en) 1998-10-14 2005-04-12 Faraday Technology Marketing Group, Llc Pulse reverse electrodeposition for metallization and planarization of semiconductor substrates
US6126806A (en) * 1998-12-02 2000-10-03 International Business Machines Corporation Enhancing copper electromigration resistance with indium and oxygen lamination
US20020015833A1 (en) * 2000-06-29 2002-02-07 Naotomi Takahashi Manufacturing method of electrodeposited copper foil and electrodeposited copper foil
JP3898077B2 (ja) 2001-11-13 2007-03-28 株式会社フジクラ フレキシブルプリント配線板の製造方法
US7316772B2 (en) 2002-03-05 2008-01-08 Enthone Inc. Defect reduction in electrodeposited copper for semiconductor applications
US8911831B2 (en) * 2002-07-19 2014-12-16 Northwestern University Surface independent, surface-modifying, multifunctional coatings and applications thereof
US6790773B1 (en) * 2002-08-28 2004-09-14 Novellus Systems, Inc. Process for forming barrier/seed structures for integrated circuits
DE10261852B3 (de) 2002-12-20 2004-06-03 Atotech Deutschland Gmbh Gemisch oligomerer Phenaziniumverbindungen und dessen Herstellungsverfahren, saures Bad zur elektrolytischen Abscheidung eines Kupferniederschlages, enthaltend die oligomeren Phenaziniumverbindungen, sowie Verfahren zum elektrolytischen Abscheiden eines Kupferniederschlages mit einem das Gemisch enthaltenden Bad
CN1291069C (zh) 2003-05-31 2006-12-20 香港科技大学 微细间距倒装焊凸点电镀制备方法
US7335288B2 (en) * 2003-09-18 2008-02-26 Novellus Systems, Inc. Methods for depositing copper on a noble metal layer of a work piece
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
DE102005061049A1 (de) * 2005-12-19 2007-06-21 Curamik Electronics Gmbh Metall-Keramik-Substrat
US7737560B2 (en) * 2006-05-18 2010-06-15 Infineon Technologies Austria Ag Metallization layer for a power semiconductor device
JP2007317782A (ja) * 2006-05-24 2007-12-06 Sumitomo Metal Mining Co Ltd フレキシブル配線基板
JP4397399B2 (ja) * 2007-02-15 2010-01-13 富士通株式会社 半導体装置の製造方法
JP2009041097A (ja) * 2007-08-10 2009-02-26 Rohm & Haas Electronic Materials Llc 銅めっき方法
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
ATE506468T1 (de) 2008-04-28 2011-05-15 Atotech Deutschland Gmbh Wässriges saures bad und verfahren zum elektrolytischen abschneiden von kupfer
WO2010079707A1 (ja) * 2009-01-09 2010-07-15 三菱伸銅株式会社 高強度高導電銅合金圧延板及びその製造方法
JP5578697B2 (ja) * 2009-04-03 2014-08-27 公立大学法人大阪府立大学 銅充填方法
DE102009045184B4 (de) * 2009-09-30 2019-03-14 Infineon Technologies Ag Bondverbindung zwischen einem Bonddraht und einem Leistungshalbleiterchip
US8492891B2 (en) 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection
US8441128B2 (en) * 2011-08-16 2013-05-14 Infineon Technologies Ag Semiconductor arrangement
US9064869B2 (en) * 2013-08-23 2015-06-23 Infineon Technologies Ag Semiconductor module and a method for fabrication thereof by extended embedding technologies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208881A (ja) * 1999-01-12 2000-07-28 Nitto Denko Corp プリント配線板の導体パタ―ン形成方法およびプリント配線板
CN1719606A (zh) * 2004-07-09 2006-01-11 国际商业机器公司 导电材料及其制造方法
CN101026927A (zh) * 2006-02-24 2007-08-29 三星电机株式会社 包括镍层的芯板、多层板及其制造方法
CN101102639A (zh) * 2006-07-06 2008-01-09 三井金属矿业株式会社 具有优良耐折性的电路基板及半导体装置

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