CN103137683A

CN103137683A - 赝配高电子迁移率晶体管及其制作方法

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Publication number: CN103137683A
Application number: CN2012105698792A
Authority: CN
Inventors: 章军云; 高建峰
Original assignee: CETC 55 Research Institute
Current assignee: CETC 55 Research Institute
Priority date: 2012-12-25
Filing date: 2012-12-25
Publication date: 2013-06-05
Anticipated expiration: 2032-12-25
Also published as: CN103137683B

Abstract

本发明涉及一种赝配高电子迁移率晶体管，包括InGaAs沟道、AlGaAs势垒层、低掺杂砷化镓层及高掺杂砷化镓层，低掺杂砷化镓层在InGaAs沟道及AlGaAs势垒层上；高掺杂砷化镓层在低掺杂砷化镓层上；高掺杂砷化镓层上设置源电极和漏电极；源电极和漏电极之间设置第一凹槽；在第一凹槽中设置第二凹槽；栅电极金属位于第二凹槽上；在栅金属表面设置第一介质层，在晶体管表面设置第二介质层，第一介质层与第二介质层之间形成空洞。本发明同时涉及该晶体管的制作方法。本发明通过形成特殊的器件形貌结构；并通过涂胶、生长介质、以及去除牺牲胶层的工艺途径，在栅电极的两侧形成很大的真空空洞，极大幅度的降低栅的寄生电容，大幅度的提高器件的频率特性。

Description

赝配高电子迁移率晶体管及其制作方法

技术领域

本发明涉及的是一种赝配高电子迁移率晶体管，具体地说是一种砷化镓铟/砷化镓铝/砷化镓赝配高电子迁移率晶体管，本发明同时公开了其制造方法。

背景技术

随着科技的发展，各种微波应用系统迫切需要适用于高频率特性的电子器件，基于化合物半导体的电子器件在微波系统中发挥着不可替代的作用。通过人们的不断努力，基于化合物半导体的电子器件的应用从较低频如S、X、Ku波段逐渐延伸至8mm甚至3mm波段。使用频率逐渐提升的过程中，器件也要不断的优化调整，最常用的手段是栅结构的优化，以减小栅的寄生电容，这些手段包括缩小栅脚的线宽、减小栅帽的尺寸、降低栅金属保护介质的介电常数等。在实际制作中，栅脚线宽小到一定程度就会产生短沟道效应；栅帽尺寸太小，则栅阻偏大，也不利于提升器件的性能。

发明内容

发明目的：本发明的目的是提出的是一种极大幅度的降低栅寄生电容，提升器件的频率特性的赝配高电子迁移率晶体管，本发明同时公开了其制作方法。

技术方案：本发明通过如下技术方案实现：一种赝配高电子迁移率晶体管，包括InGaAs沟道、AlGaAs势垒层、低掺杂砷化镓层及高掺杂砷化镓层，低掺杂砷化镓层在InGaAs沟道及AlGaAs势垒层上；高掺杂砷化镓层在低掺杂砷化镓层上；高掺杂砷化镓层上设置源电极和漏电极；源电极和漏电极之间设置第一凹槽；在第一凹槽中设置第二凹槽；栅电极金属位于第二凹槽上；在栅金属表面设置第一介质层，在晶体管表面设置第二介质层，第一介质层与第二介质层之间形成空洞。

InGaAs沟道层厚度为5纳米-20纳米,AlGaAs势垒层厚度为20纳米。

源电极与漏电极之间的间距为1微米-2.5微米。

第一介质层为氮化硅或二氧化硅,厚度为15-60纳米。

第二介质层是低温生长的氮化硅或二氧化硅，其生长温度为20-180℃。

空洞位于栅电极金属两侧的第二介质层之下。

一种赝配高电子迁移率晶体管的制造方法，包括以下步骤：

1）在衬底上采用MBE依次形成缓冲层、沟道及势垒层、低掺杂砷化镓层、高掺杂砷化镓层；

2）在高掺杂砷化镓层上形成第一欧姆接触区作为源电极；

3）在高掺杂砷化镓层上形成第二欧姆接触区作为漏电极；

4）在源电极和漏电极之间利用干法或者湿法刻蚀的方法去除高掺杂砷化镓层形成第一凹槽；

5）第一在凹槽内，利用电子束直写或光刻技术以提供掩膜，制作第二凹槽；

6）选择电子束蒸发或者溅射的方式，淀积栅电极金属；

7）利用PECVD生长第一介质层；

8）在器件表面涂薄胶层；

9）20-180℃的低温环境下用PE-CVD、ICP-CVD等设备生长第二介质层；

10）在介质层（13）的表面，靠近源电极和漏电极的位置，利用掩膜光刻小孔并采用干法刻蚀至胶层的表面，形成所需大小的小孔；

11）利用湿法有机溶剂等方式，通过刻蚀出的小孔去除所涂上的胶层，以形成空洞。

有益效果：本发明通过形成特殊的器件形貌结构；并通过涂胶、生长介质、以及去除牺牲胶层的工艺途径，在栅电极的两侧形成很大的真空空洞，极大幅度的降低栅的寄生电容，大幅度的提高器件的频率特性。

附图说明：

图1是常规砷化镓PHEMT的剖面图；

图2去除掉胶层的剖面图；

图3A是利用掩膜将第一次凹槽的位置裸露的剖面图；

图3B是将图3A中裸露的位置刻蚀去除至设计位置的剖面图；

图3C是3A、3B中去除第一掩膜后,用第二掩膜定义第二次凹槽位置，并刻蚀去除至设计位置形成凹槽的剖面图；

图3D是在制作第二次凹槽后，淀积栅电极金属的剖面图；

图3E是去除第二掩膜，并生长器件表面保护介质的剖面图；

图3F是在器件表面涂上胶层14的剖面图；

图3G是利用等离子体去胶的工艺方式，将所涂的胶层14去除掉一部分的剖面图；

图3H是利用低温环境在器件表面生长介质层13的剖面图；

图3I是器件的俯视图；

图3J完全去除掉特定胶层14的剖面图；

图4A是是和图3F的另一实施例的剖面图；

图4B是是和图3G另一实施例的剖面图；

图4C是是和图3J另一实施例的剖面图；

其中1是衬底、2是缓冲层、3是AlGaAs势垒层、4是低掺杂砷化镓层、5是高掺杂砷化镓层、6是源电极、7是漏电极、8是凹槽、9是凹槽、10是栅电极金属、11是第一介质层、12是空洞、13是第二介质层、14是胶层、40是介质层、41是第一掩模、42是第二掩模、43是第三掩膜、44是小孔。

具体实施方式

下面结合说明书附图对本发明进行进一步详述：

本发明涉及一种赝配高电子迁移率晶体管，图2为本发明的实施例的器件32与33。器件32中1为衬底，2为缓冲层，3为沟道及势垒层，4为低掺杂砷化镓层，5为高掺杂砷化镓帽层。衬底1为砷化镓材料，缓冲层2位于衬底和沟道层之间，主要用来作为过渡及构建势垒作用，以减小有源层往衬底的漏电，缓冲层一般采用超晶格结构，这种应用较为普遍，不再进一步描述。沟道及势垒层3为砷化镓铟及砷化镓铝材料，砷化镓铟及砷化镓铝分别是由于它们相对于砷化镓的高电子迁移率及高势垒而被选为沟道层及势垒层的材料，一般地，砷化镓铟中铟的含量越高，其电子迁移率则越高，砷化镓铝的势垒同样随铝含量的增加而提高。但是，因为和砷化镓材料晶格匹配的需要，沟道层中铟的组分最好在0.2-0.35之间，而势垒层中铝的组分也不能超过0.34；沟道层厚度为5纳米到20纳米，势垒层厚度为20纳米左右，有时候为了提升器件的频率特性，可适当的降低它们的厚度。低掺杂砷化镓层4是为了调节栅电极及漏电极的之间的电场大小及分布，具体作用可参考相关文献。高掺杂砷化镓帽层5用于制作源漏电极，为了获得良好的欧姆接触电阻，其掺杂浓度为5×1018cm-3以上。

在帽层5上提供欧姆接触电极6作为源电极，欧姆接触电极7作为漏电极，源电极6和漏电极7可以是AuGeNi或者任何其它可与帽层形成欧姆接触的合适的材料，源电极6和漏电极7上的金属优选的采用电子束蒸发形成，并在400oC的高温下快速退火50s左右，在快速退火过程中需氮气（N2）或者任何其它合适的惰性气体保护源电极6和漏电极7的金属不被氧化。如前所述，源电极6和漏电极7的间距一般为1微米到2.5微米。源电极6和漏电极7的高度相同，根据选择需要，一般为300纳米到800纳米。

在源欧姆接触电极和漏欧姆接触电极之间的帽层层上制作一凹槽8，凹槽8的形成可采用干法或者湿法刻蚀的方法，优选的刻蚀方法为干法刻蚀，包括反应离子刻蚀（RIE）和电感耦合等离子体刻蚀（ICP），干法刻蚀砷化镓的方法可采用三氯化硼及六氟化硫（BCl3/SF6的混合气体，该法利用的较为广泛，这里不详细介绍。凹槽9的宽度为0.4微米到0.8微米，凹槽9位于源电极与漏电极之间的中心位置，深度即为帽层的厚度，一般在20纳米至200纳米的范围内。

在凹槽8的中制作另一凹槽9，凹槽9的形成一般采用干法或者湿法刻蚀的方法，优选的刻蚀方法为湿法刻蚀。凹槽9的宽度为0.08微米到0.18微米，凹槽9位于凹槽8的中心位置，深度即为低掺杂砷化镓层（4）的厚度，一般在10纳米至30纳米的范围内。

在凹槽9上淀积栅电极金属10。栅电极金属10的底部宽度取决于凹槽9的宽度，栅电极金属10的底部完全位于凹槽9以内，并且宽度和凹槽9的宽度一致；栅电极金属10的高度根据选择需要，一般为300纳米到1000纳米；栅电极金属10的最大宽度根据选择需要，一般为300纳米到700纳米。栅电极金属可选择但不限于Ti/Pt/Au、Ti/Al，淀积的方法可选择但不限于电子束蒸发。

在器件的表面生长第一介质层11，用于保护器件。第一介质层11可选择但不限于氮化硅（SiN）、二氧化硅（SiO2）,生长的方法可选择但不限于PECVD、ICPCVD，介质层11的厚度一半为15纳米到60纳米的范围内。

在器件的表面涂胶层14，用于作为牺牲层。胶层14可选择但不限于PMGI、PMMA、ZEP胶，根据源电极6、漏电极7、栅电极10的间距、高度、宽度等，选择的旋转涂胶方式的转速一般为2000rpm到6000rpm。

生长低温第二介质层13，用于覆盖胶层14。第二介质层13包括氮化硅（SiN）或二氧化硅（SiO2）介质等,生长温度一般为20℃到180℃,生长方式包括PE-CVD、ICP-CVD等。空洞12为去除牺牲胶层14后形成。

图3A-3J为本实施例的实施方案，包括在帽层上形成凹槽8、在低参杂层上凹槽8内形成凹槽9，在凹槽9上利用掩膜辅助作用形成“Y”型的栅金属10，在器件表面涂上胶层14并减薄至设计厚度,在胶层14上生长第二介质层13，在源电极、漏电极边缘制作小孔群44，通过小孔群44去除胶层14形成空洞12。如前所述，在衬底1上采用MBE或者其他任何合适的生长方法依次外延生长形成缓冲层2、沟道层及势垒层3，低掺杂层4，高掺杂层5，并在高掺杂层5上形成源欧姆接触电极6和漏欧姆接触电极7。

对帽层上的凹槽进行构图，以便刻蚀形成凹槽8。如图3A所示，在器件的表面形成第一掩模41，以便对器件不需要形成凹槽的地方进行保护，第一掩模41优选的材料为光刻胶，其厚度在1微米左右，以便起到阻挡刻蚀的作用；如图3B所示，利用前面所述的刻蚀方法对帽层5进行刻蚀并刻蚀至帽层底部，使得凹槽8的深度和帽层的厚度相等。

凹槽8刻蚀形成后，去除第一掩模41，如图3C，，并在凹槽的表面形成第二掩膜42，第二掩模42的材料为光刻胶，其在凹槽8位置处的厚度在400纳米到700纳米。通过光刻或电子束直写等技术，定于出凹槽9的位置以及宽度，再通过烘胶等方式，将第二掩膜42开出窗口处的胶型制作成所需的“Y”形，以便于栅金属的淀积以及减小栅金属寄生电容。凹槽9的制作是在掩模42的窗口形成后进行的，凹槽9刻蚀的深度和低掺杂层4的厚度是一致的，它的制作一般采用湿法刻蚀的方法，这是由于低掺杂层4的底部与沟道层的距离过小，干法刻蚀的办法不可避免的会对沟道层带来一定的损伤，从而影响器件。湿法刻蚀溶液可选择但不限于柠檬酸和双氧水的混合液（CA/H2O2），该腐蚀液的研究文献众多，这里不再详述。

凹槽9完成以后，再次通过光刻或电子束直写技术，在凹槽9的正上方设置第三掩膜43，在第三掩膜43上开窗口并定义出栅电极金属的最大宽度，通过电子束蒸发等方法在窗口内进行栅金属的淀积，栅金属的结构形成了“Y”型这一结构。栅金属结构形成后，用栅剥离技术去除掩膜42、43，并生长完成介质保护层11，如图3D-3E.

在器件表面涂上胶层14，如图3F。该胶需要具有经历过约200℃温度烘烤，但仍然可以较方便的用湿法有机溶剂去除的性质，典型的如PMGI、PMMA、ZEP等胶。胶层14的厚度选择要根据之前制作的器件结构来定，一般需要满足胶层14覆盖上栅电极金属10，以方便如图3G中，在用等离子体减小胶层14的厚度时，仍然能保证胶层具有较厚的厚度。胶层14在凹槽8处的厚度一般为500nm到1100nm，通过等离子体减小胶层14的厚度后，其在凹槽8处的厚度一般为200nm到700nm.如图3G中，胶层14在通过等离子减小厚度后，其表面要在覆盖源电极和漏电极处的介质层11之下，根据需要，胶层表面比源电极和漏电极处的介质层表面低约50nm。

胶薄胶层的厚度后，在表面生长低温第二层质层13，如图3H。该介质层的主要要求为生长温度，一般在20℃到200℃，在满足这一要求的前提下，尽量采用较为致密的介质，优选为ICP-CVD生长的氮化硅或PE-CVD生长的氧化硅。介质层13的厚度一般为 150纳米至400纳米。图3I为器件的俯视图，44是在源电极和漏电极边缘、靠器件的内侧制作的小孔群，小孔为正方形，边长一般为100nm到300nm，源电极或漏电极一侧的小孔之间的距离一般为1微米至3微米，小孔的一半位于源电极或漏电极之上，另一半位于源电极或漏电极之外的内侧。小孔的制作需要用先形成掩膜，再用光刻或电子束方式形成窗口，然后通过干法刻蚀的办法，将孔底刻蚀通透至如图3H的胶层14之上。小孔制作后，通过湿法有机溶剂，如NMP、DMF、丙酮等去除胶层14，形成空洞12，如图3J所示。

图4A-4C是源电极和漏电极金属高度和图3A-3J不一样的所制作的不一样的效果图，如图4C所示，最终的空洞12比图3J所示的空间更高，栅寄生电容也会更小。

Claims

1.一种赝配高电子迁移率晶体管，包括InGaAs沟道、AlGaAs势垒层（3）、低掺杂砷化镓层（4）及高掺杂砷化镓层（5），其特征在于：低掺杂砷化镓层（4）在InGaAs沟道及AlGaAs势垒层（3）上；高掺杂砷化镓层（5）在低掺杂砷化镓层（4）上；高掺杂砷化镓层（5）设置源电极（6）和漏电极（7）；源电极（6）和漏电极（7）之间设置第一凹槽（8）；在第一凹槽（8）中设置第二凹槽（9）；栅电极金属（10）位于第二凹槽（9）上；在栅金属表面设置第一介质层（11），在晶体管表面设置第二介质层（13），第一介质层（12）与第二介质层（13）之间形成空洞（12）。

2.如权利要求1所述的一种赝配高电子迁移率晶体管，其特征在于：所述InGaAs沟道层厚度为5纳米-20纳米,AlGaAs势垒层厚度为20纳米。

3.如权利要求1所述的一种赝配高电子迁移率晶体管，其特征在于：源电极（6）与漏电极（7）之间的间距为1微米-2.5微米。

4.如权利要求1所述的一种赝配高电子迁移率晶体管，其特征在于：第一介质层（11）为氮化硅或二氧化硅,厚度为15-60纳米。

5.如权利要求1所述的一种赝配高电子迁移率晶体管，其特征在于：第二介质层（13）是低温生长的氮化硅或二氧化硅，其生长温度为20-180℃。

6.如权利要求1所述的一种赝配高电子迁移率晶体管，其特征在于：空洞（12）位于栅电极金属（10）两侧的第二介质层（13）之下。

7.如权利要求1的一种赝配高电子迁移率晶体管的制造方法，其特征在于：包括以下步骤：

1）在衬底（1）上采用MBE依次形成缓冲层（2）、沟道及势垒层（3）、低掺杂砷化镓层（4）、高掺杂砷化镓层（5）；

2）在高掺杂砷化镓层（5）上形成第一欧姆接触区（6）作为源电极；

3）在高掺杂砷化镓层（5）上与第一欧姆接触区（6）间距间形成第二欧姆接触区（7）作为漏电极；

4）在源电极和漏电极之间利用干法或者湿法刻蚀的方法去除高掺杂砷化镓层（5）形成第一凹槽（8）；

5）在第一凹槽（8）内，利用电子束直写或光刻技术以提供掩膜，制作第二凹槽（9）；

6）选择电子束蒸发或者溅射的方式，淀积栅电极金属（10）；

7）利用PECVD生长保护第一介质层（11）；

8）在器件表面涂薄胶层（14）；

9）20-180℃的低温环境下用PE-CVD、ICP-CVD等设备生长第二介质层（13）；

10）在介质层（13）的表面，靠近源电极和漏电极的位置，利用掩膜光刻小孔并采用干法刻蚀至胶层（14）的表面，形成所需大小的小孔；

11）利用湿法有机溶剂等方式，通过刻蚀出的小孔去除所涂上的胶层（14），以形成空洞（12）。