CN103137326A

CN103137326A - 电子组件及其制造方法

Info

Publication number: CN103137326A
Application number: CN2011103936467A
Authority: CN
Inventors: 李文熙
Original assignee: Individual
Current assignee: Individual
Priority date: 2011-12-01
Filing date: 2011-12-01
Publication date: 2013-06-05

Abstract

本发明提供了一种电子组件及其制造方法。首先，在具有第一电性的组件层上形成具有第二电性的抑制层，其中电子组件的组件电性是由第一电性所主导，再于烧结温度下将组件层以及抑制层进行烧结制程。本发明通过第二电性与第一电性之间的关系，使电子组件的组件特性趋于稳定。

Description

电子组件及其制造方法

技术领域

本发明是关于一种电子组件及其制作方法。具体地，本发明涉及以抑制层与组件层一起烧结来抑制组件层烧结的收缩，并考虑抑制层对于整体电性影响的电子组件。

背景技术

在信息与无线通讯结合的市场趋势，以及现代人对于电子产品的多功能与携带便利性等要求下，各种电子产品中的电子组件也随之趋向于更加轻薄短小。以其中的被动组件来看，积层陶瓷组件的应用范围相当广泛。然而，若要达到轻薄短小且同时要维持良好的电性，除了从原材料的性质进行改善外，更可由制程方向着手，以达到更好的电子组件特性。

目前的积层陶瓷组件1如图1所示，其制作方法是将积层陶瓷层11经由烧结制程后，再于积层陶瓷层11的两端提供端电极12，以使积层陶瓷组件1可与外接电路(图中未示出)连接。然而，在端电极12的浸镀(dipping)制程等各种制程下，端电极的电极深度d₁₂₁不容易控制，因此电极深度d₁₂₁的大小很容易产生不小的差距。由于各种电子组件的特性都与电极间的距离有极大的关系，(例如：电阻器的电阻值与电极间距离呈正比，平板电容器的电容值与电极间距离呈反比)，因此如果整批电子组件的电极深度d₁₂₁的差异越大，则代表其端电极间距离的电极距离d₁₂₂差异越大，而会严重影响到整批电子组件的良率。

另外，积层陶瓷组件的烧结方法如图2所示，积层陶瓷生坯21会放在承载陶瓷基板24上进行烧结。然而，在高温烧结的过程中，由于积层陶瓷生坯21与承载陶瓷基板24之间会有一些反应的发生，而会严重影响电子组件整体的特性。此外，积层陶瓷生坯21在进行烧结时，由于陶瓷烧结本身的致密化过程，必然会有收缩现象的产生。而积层陶瓷生坯21内可包含陶瓷层以及电极层，两者之间会有开始收缩的温度以及收缩率等材料特性的差异，因此烧结完成的积层陶瓷层11将因内部材料性质而产生收缩不均等因素，而增加电子组件整体特性的不稳定性。

本发明的申请人鉴于现有技术中的不足，经过悉心试验与研究，并本着锲而不舍的精神，终于构思出本发明“电子组件及其制造方法“，以结合抑制层来抑制烧结收缩的方法，并通过抑制层的选择，使电极深度的差异对于整体电性的差异降到最低。由此，整批电子组件的电性差异可降至最低，以便进一步提升整体的良率。

发明内容

为了增加积层陶瓷组件的良率，本发明通过选择具有特殊相对电性的材料来作为抑制组件层收缩的抑制层。利用抑制层材料与组件层材料本身电性的相对关系的选择，而能将端电极的深度对整体电性的影响降至最低。

为了达到上述目的，本发明提出了一种具有特定电性的电子组件，其包括：一烧结组件层，其具有第一电性；以及烧结抑制层，其具有第二电性，且与该烧结组件层形成并联状态，其中该第二电性的大小必须使该电子组件在该并联状态下，该特定电性是由该第一电性主导。

为了达到上述目的，本发明还提出了一种具有特定电性的电子组件，其包括：组件层，其具有第一电性以及第一烧结收缩量；以及抑制层，其具有第二电性以及第二烧结收缩量，并位于该组件层上，其中当该电子组件为电阻器以及电感器其中之一时，该第一电性小于该第二电性，以及当该电子组件为电容器时，该第一电性大于该第二电性。

为了达到上述目的，本发明又提出了一种具有特定电性的电子组件，其包括：烧结组件层，其具有第一电性；以及烧结抑制层，其具有第二电性，且与该烧结组件层形成并联状态，其中该第二电性的大小须使该电子组件在该并联状态下，该特定电性是由该第一电性主导。

为了达到上述目的，本发明还提出了一种具有组件电性的电子组件，其包括：烧结组件层，其具有第一电性；以及烧结抑制层，具有第二电性，且该第二电性的大小使得该组件电性由该第一电性主导。

附图说明

图1目前的积层陶瓷组件的示意图

图2目前的积层陶瓷组件的烧结方法的示意图

图3a本发明的电子组件的示意图

b本发明的电子组件中各个组件间的电性连接关系图

在图3中组件符号简单说明如下：

3 电子组件 31 组件层

32 端电极 331 第一抑制层

332 第二抑制层 d₃₂₁ 电极深度

d₃₂₂ 电极距离

图4本发明的电子组件生坯在烧结制程下的示意图

图5本发明电子组件的制作流程

图6有无抑制层的电阻器在不同的电极深度下其电阻值的数据图

图7有无抑制层的电阻器的电阻值数据图

图8本发明具有陶瓷层以及电极层的积层陶瓷组件各材料间在不同温度下收缩率的示意图

图9a在正常升温速率下，具抑制层的积层陶瓷电容器经烧结后的外观示意图

b在快速升温速率下，积层陶瓷组件经烧结后的外观示意图

图10积层陶瓷电容器常使用的BaTiO₃的晶粒尺寸与介电常数的关系图

图11本发明具电极层与陶瓷层的积层陶瓷组件的制作流程图

图12本发明具电极层与陶瓷层的积层陶瓷组件的示意图

具体实施方式

本发明所提出的“电子组件及其制造方法”将可由以下的实施例说明而得到充分了解，使得熟习本领域的人士可以实施本发明，然而本发明的实施并不由下列实施例而被限制其实施型态，熟习本领域的人士仍可依据除既公开的实施例的精神推演出其它实施例，这类实施例均应当属于本发明的范围。

请参阅图3a，其是本发明的电子组件3的示意图。其中为了能充分了解电子组件3的整体结构，图3a对于电子组件3进行了部份的解剖。电子组件3包括组件层31、端电极32、第一抑制层331以及第二抑制层332，而整体的电子组件3具有特定电性，组件层31具有第一电性，第二抑制层332具有第二电性，左侧端电极深度为电极深度d₃₂₁，左右两个端电极之间的距离为电极距离d₃₂₂。虽然右侧端电极深度可能与左侧端电极深度有所不同，但是左右两侧的端电极深度都会对电极间的距离造成影响，进而影响整体电子组件3的特定电性，然而左右两侧的电极深度的影响方式并无不同，因此仅以左侧端电极深度作为代表进行说明。同样地，虽然第一抑制层331的电性与第二抑制层332的电性可以互不相同，但是两者对于整体电性的影响方式并无差异，因此仅以第二抑制层的第二电性作为代表进行说明。另外，为了方便了解端电极32于电子组件3上的位置，端电极32的厚度以较为夸大的方式表现，实际上端电极32可通过薄膜的方式，镀置在电子组件3的两端。

由于端电极32是用以与外接电路进行电性连接，因此端电极32可位于组件层31、第一抑制层331以及第二抑制层332的共同侧表面，且端电极32同时与组件层31、第一抑制层331以及第二抑制层332进行电性连接，因此本发明电子组件3的各个组件间的电性关系如图3b所示，其中图3b的各个组件符号所代表的组件皆对应图3a的各个组件符号所代表的组件，并且组件层31、第一抑制层331以及第二抑制层332系以并联的方式进行电性连接，从而形成电子组件3整体的特定电性。

请合并参阅图3a以及图3b。由于第二抑制层332是形成于组件层31上，而端电极32是以电子组件3的整体进行如浸镀制程等制程方法所产生，因此端电极32是以外围包覆的方式，将第一抑制层331、第二抑制层332与组件层31的两端包覆于其中。因此，由于组件层31只有其两端与端电极32接触，所以电极深度d₃₂₁并不影响组件层31的电性表现，但由于第一抑制层331以及第二抑制层332除了两端与端电极32接触外，其分别有部份下表面或上表面也被端电极32所覆盖，因此电极深度d₃₂₁会对抑制层的电性表现产生影响。

在现有技术中，由于组件层本身的上下表面都受端电极覆盖，而使直接代表整体电性的组件层电性无法摆脱电极深度d₁₂₁的影响。因此，本发明的电子组件3将电极深度d₃₂₁的影响转移到第一以及第二抑制层331，332上，并针对第一以及第二抑制层331，332的电性值大小进行材料的选择，使整体电子组件的特定电性不受第一以及第二抑制层331，332影响，而由组件层31所主导。因此，特定电性可忽略电极深度d₃₂₁的影响，仅需考虑组件层31的电性控制即可。

在本发明的一个实施例中，电子组件3是为积层陶瓷组件，而该积层陶瓷组件系用以作为电阻器，因此特定电性、第一电性以及第二电性分别为特定电阻值、第一电阻值以及第二电阻值。由于并联状态下特定电阻值的倒数等于第一电阻值以及第二电阻值的倒数相加，因此第二电阻值应大于第一电阻值，以便使第一电阻值来主导特定电阻值的大小。较佳地，第二电阻值远大于第一电阻值，以便使第二电阻值可直接被忽略。

在本发明的一个实施例中，该积层陶瓷组件是用以作为电容器，因此特定电性、第一电性以及第二电性分别为特定电容值、第一电容值以及第二电容值。由于并联状态下的特定电容值等于第一电容值以及第二电容值的相加，因此第二电容值应小于第一电容值，以使第一电容值来主导特定电容值的大小。较佳地，第二电容值远小于第一电容值，以便使第二电容值可直接被忽略。

在本发明的一个实施例中，该积层陶瓷组件是用以作为电感器，因此特定电性、第一电性以及第二电性分别为特定电感值、第一电感值以及第二电感值。由于并联状态的电感值公式是与并联状态的电阻值公式相对应，因此第一电感值与第二电感值的关系是与第一电阻值与第二电阻值的关系相同。

由于第一以及第二抑制层331，332的电性选择已使其电性可被忽略，导致电子组件3的特定电性由组件层31的第一电性所主导，而使会受电极深度d₃₂₁的影响的第一以及第二抑制层331，332与特定电性的大小无关。

在上述实施例中，该电子组件3也可只有抑制层331，以便抑制组件层31烧结时的收缩量，并且同时减少电极深度d₃₂₁对于电子组件特性的影响量。

请参阅图4，其是本发明的电子组件生坯4在烧结制程下的示意图。其中电子组件生坯4具有组件层生坯41、第一抑制层生坯431以及第二抑制层生坯432，第一抑制层生坯431以及第二抑制层生坯432的中间夹有组件层生坯41，而电子组件生坯4以第一抑制层生坯431与承载基板44进行接触，并通过承载基板44置入加热炉(图中未示出)，以烧结温度进行烧结制程。

经烧结后，组件层生坯41即形成图3a中的组件层31，而第一抑制层生坯431以及第二抑制层生坯431分别形成图3a中的第一抑制层331以及第二抑制层332。而组件层31与第一以及第二抑制层331，332是通过烧结制程的方式所形成，因此其也可分别称为烧结组件层以及烧结抑制层。

组件层生坯41在该烧结温度下形成的组件层31会有第一收缩量，第二抑制层生坯432在该烧结温度下形成的第二抑制层332会有第二收缩量(第一抑制层生坯431经烧结后也有收缩量，其与第二收缩量效果相同，因此仅以第二抑制层生坯432以及第二收缩量作为代表来说明)。

在本发明的一个实施例中，组件层生坯41中进一步包含陶瓷生坯以及电极生坯。由于陶瓷生坯与电极生坯在烧结后各自的收缩率有所差异，因此烧结后位于组件层中所产生的陶瓷层以及电极层将因收缩率的不同，而使得电极层出现电极不连续的现象。为了抑制陶瓷层的收缩率，而使陶瓷层与电极层之间的收缩率差异降低，第二抑制层生坯432的第二收缩率应小于组件层生坯41的第一收缩率，使得第二收缩量小于第一收缩量，进而导致组件层生坯41中与第二抑制层生坯432接触的部份，会受到第二抑制层生坯的收缩抑制，从而降低其在接触表面上的收缩量。同样地，相对较为外侧的组件层生坯41受到的抑制效果也会向内传递到内侧的组件层生坯41，而导致整体的抑制效果。

在本发明的一个实施例中，由于第二收缩量小于第一收缩量，因此组件层生坯41在收缩的过程中，与第二抑制层生坯432接触的平面均会受到收缩抑制力。由于整个平面都受到抑制力抑制的效果，因此整个平面的微结构分布会较为均匀。此外，由于组件层生坯41的内侧也受到收缩抑制力的影响，进而使组件层31整体的微结构分布较为均匀。因为陶瓷颗粒本身的电性质会由于受到其颗粒大小的影响而产生变化，所以均匀的微结构分布也可使整体组件层31的电性质较为固定，而使整批的电子组件的电性质较为相近，从而有较高的良率。

在本发明的一个实施例中，组件层31具有第一开始烧结温度，第二抑制层332具有第二开始烧结温度。该第一开始烧结温度可小于该第二开始烧结温度，使得组件层生坯431在第二抑制层生坯尚未进行收缩时，先进行烧结收缩。由此，由于第二抑制层生坯尚未有收缩的产生，而更能抵抗组件层生坯431的收缩现象，进而加强抑制收缩的效果。

在本发明的一个实施例中，第一抑制层生坯431的材料也可选用与承载基板44较不容易发生反应的材料，以便使组件层生坯41在烧结过程中，可通过第一抑制层生坯431的阻隔，而避免与承载基板44产生反应。即使仍有部分的第一抑制层生坯431与承载基板44产生反应，由于电子组件3的特定电性是由组件层31的第一电性所主导，因此该反应的存在并不会对特定电性产生影响。

请参阅图5，其是本发明电子组件的制作流程，其步骤包括：(S51)形成具有第一电性的烧结组件层；(S52)于烧结组件层上形成具有第二电性的烧结抑制层；(S53)升温至烧结温度进行烧结；以及(S54)于烧结组件层与烧结抑制层两者的同一侧表面形成端电极。

在步骤S51中，先形成未烧结的烧结组件层，也就是图4所示的组件层生坯41。该未烧结的烧结组件层具有第一电性以及第一收缩率。

在步骤S52中，于未烧结的烧结组件层上形成未烧结的烧结抑制层，亦即图4所示的抑制层生坯431及/或432。该未烧结的烧结抑制层具有第二电性以及第二收缩率。其中该烧结抑制层的材料选择，需要能使第二电性对整体电子组件的组件电性的影响相对较小，从而由第一电性来主导组件电性。例如：当电子组件是电阻器或电感器时，第一电性应小于第二电性；当电子组件是电容器时，第二电性应小于第一电性。

在步骤S53中，由于烧结的过程中，烧结组件层以及烧结抑制层会因其各自的烧结收缩率的影响，而在该烧结温度下分别产生第一烧结收缩量以及第二烧结收缩量，因此应控制第二烧结收缩量小于第一烧结收缩量，由此使烧结抑制层在该烧结温度下可抑制烧结组件层的收缩现象。此外，该烧结温度应大于烧结组件层的第一开始烧结温度，以确保烧结组件层已产生烧结收缩的现象。

由于只要烧结抑制层的第二收缩量小于烧结组件层的第一收缩量，烧结抑制层本身也可以没有进行烧结收缩(亦即第二收缩量为零)，因此，在本发明的一个实施例中，该烧结温度可大于烧结抑制层的第二开始烧结温度；在本发明的一个实施例中，该烧结温度也可以小于第二开始烧结温度。在本发明的另一个实施例中，该第二开始烧结温度应大于该第一开始烧结温度，以提高烧结抑制层对于烧结组件层的收缩抑制的效果。

在本发明的实施例中，抑制层的材料选择可以根据未烧结前的状态进行选择，也就是可以根据抑制层生坯与组件层生坯的电性关系进行选择。在本发明的一个实施例中，抑制层的材料选择可以根据烧结后的状态进行选择，也就是可以根据抑制层与组件层的电性关系进行选择。在本发明的另一个实施例中，由于未烧结的抑制层生坯以及组件层生坯于电性上的相对关系与烧结后的抑制层以及组件层于电性上的相对关系并无变化，因此可以根据未烧结的抑制层生坯特性或根据烧结后的抑制层特性进行材料的选择。

请参阅图6，其是以电阻为例，比较有无抑制层的状况下，不同的电极深度对于电阻值的影响。图中的曲线61是代表不具有抑制层的电阻器在不同电极深度下的电阻值，而图中的曲线62是代表本发明中具有抑制层的电阻器在不同电极深度下的电阻值。由图可明显看出，曲线62在不同的电极深度下，并未有太大的电阻变化，而曲线61会随着电极深度的增加，而明显地有下降的现象。由此可知，不具有抑制层的电阻器由于电极深度的增加，使得其电极间的距离减少，而降低了本身的电阻值；相对地，具有抑制层的电阻器将电极间距离对电阻值的影响力转移到抑制层上，并且因抑制层的电阻值大于组件层的电阻值，使得在抑制层与组件层并联的状态下，电极间距离对整体电阻值的影响力明显受到抑制层对整体电阻值影响不大的缘故，使得曲线61不因为电极深度的增加而有剧烈的改变。

另外，由于电极深度不易控制，因此就算电极深度设定为500μm，每一个制造出来的电阻器的电极深度仍会有一定的差异。以电极深度500μm为例，曲线61中的电阻值明显有剧烈的变化，而曲线62的电阻值相对稳定。由此可知，由于电极深度不易控制，不具抑制层的每一个电阻器之间的电极深度的差异将直接表现在其电阻值上，另外，由于没有抑制层的存在，组件层内部的颗粒尺寸相对较为不均匀，而使得组件层的电性也会有异常变化；相对地，具有抑制层的每一个电阻器之间的电极深度差异会透过抑制层来反应在电阻值上，而抑制层的电阻值较大，使电极深度的影响力在并联状态下相对地较不明显，另外，抑制层的存在也造成组件层内部颗粒尺寸较为均匀，而使得组件层的电性比较不会有差异。

请参阅下面表1，其是以电阻为例，比较有无抑制层的状况下电阻值的差异。表1中的实验数据是由5000颗电阻器随机抽样20颗电阻器于室温25℃下所量测出来的电阻值。其中电阻1是代表不具有抑制层的电阻器，而电阻2是代表具有抑制层的电阻器。

表1：有无抑制层对于电阻值之数据值

由上表来看，电阻1的极大值(11280Ω)大于电阻2的极大值(11110Ω)，而电阻1的极小值(9800Ω)小于电阻2的极小值(10460Ω)。由此可知，不具有抑制层的电阻1其电阻值的变化明显比具有抑制层的电阻2大。请参阅图7，其是根据表1的数据所绘制而成，用以表示电阻值的分布范围。由图可明显看出，具有抑制层的电阻2其电阻值分布范围较窄，相对于不具有抑制层的电阻1有较高的良率。

请参阅图8，其是说明本发明具有陶瓷层以及电极层的积层陶瓷组件各材料间在不同温度下收缩率的示意图。以积层陶瓷电容器为例，其烧结前的生坯包含了组件层生坯以及抑制层生坯73，其中组件层生坯中进一步包含了陶瓷层生坯711以及电极层生坯712。由图可以明显看出，电极层生坯712于较低的温度即开始进行收缩，而陶瓷层生坯711次之，抑制层生坯73开始收缩的温度相对是最高的。此外，电极层生坯712因多为金属粉末，相对于陶瓷层生坯711以及抑制层生坯73的陶瓷粉末具有较低的收缩率。

此外，在不同温度下，抑制层生坯73的收缩率都小于陶瓷层生坯711的收缩率。因此，当陶瓷层生坯711开始烧结进行收缩时，抑制层生坯73由于具有相对较低的收缩率，会抑制陶瓷层生坯711的收缩，进而抑制陶瓷层生坯711的收缩率及其晶粒成长。由于陶瓷层生坯711的收缩率受到抑制层生坯73的抑制，将使电极层生坯712与陶瓷层生坯711之间的收缩率差异明显降低，而能使电极层生坯712本身具有高度的电极连续性。

在图8中，有两条代表不同的升温速率的直线，每小时200℃的升温速率(每分钟约3.3℃)以正常升温直线74表示，每小时3000℃的升温速率(每分钟约50℃)以快速升温直线75表示。通过快速升温的效果，可使陶瓷层生坯711与抑制层生坯73的收缩时间差，从大约18分钟降低到大约2分钟。因此，当在正常升温直线74的状况下，由于陶瓷层生坯711相对于抑制层生坯73，具有长达约18分钟的单独收缩时间，从而在长时间的单独收缩下，陶瓷层生坯711会有内部应力严重不均的问题。请参阅图9a，其是在正常升温速率下，具抑制层的积层陶瓷电容器经烧结后的外观示意图。由陶瓷层与电极层所组成的组件层81，其与抑制层83所接触的外层813，在正常升温直线74的状况下，会因受到抑制层83内应力的效果，而大幅降低其收缩率。然而在组件层81中心的内层814部分，由于远离了抑制层83，其受到抑制层83内应力的影响相对较少，因此其收缩率的降低效果明显较差。因此，内层814与外层813由于收缩率的明显差异，再加上组件层81相较于抑制层83长时间的单独收缩，使得组件层81的第一侧表面815皆呈现内凹的现象，充分展现内外层间收缩率不均以及内应力有差异的现象。

请合并参阅图8以及图9b，其中图9b是在快速升温速率下，积层陶瓷组件经烧结后的外观示意图。当将升温速率提高为快速升温直线75，由于陶瓷层81与抑制层83开始收缩的时间差异从18分钟大幅缩短为2分钟，因此陶瓷层81单独收缩的时间大幅缩短，所以内层814与外层813间的收缩差异大幅缩小，使组件层81的第二侧表面816仍保持与抑制层表面垂直的状态，表现出较均匀的收缩现象。

一般的积层陶瓷组件主要应用于电容器、电感器以及电阻器等。本发明将以电容器为例以说明本发明的技术内容，然而其应用范围不限于电容器的使用。一般电容器的电容值与材料的介电常数、介电层厚度以及电极面积有关。通过本发明的抑制烧结收缩以及快速升温，均可使电极层具有高度的电极连续性，也就是说电极层的电极面积会保持为与未烧结时几乎相同，因此在电极面积几乎不变的状况下，其所造成的良率影响相对较低。此外，由于高度的电极连续性，即表示陶瓷层本身并未侵入电极层，而中断电极与电极间的连结，所以陶瓷层的厚度不会因电极的收缩而异常增厚，因此介电层厚度也不会对良率造成重大影响。因此，介电常数的控制将是获得电极连续性后，急需克服的问题。

请参阅图10，其是积层陶瓷电容器常使用的BaTiO₃的晶粒尺寸与介电常数的关系图。由图9可发现当晶粒尺寸在10μm以上时，其介电常数仍会保持恒定，不会因晶粒尺寸而产生变化。当晶粒尺寸小于10μm时，介电常数开始随着晶粒尺寸的变化而产生差异。然而，现在针对组件轻薄短小的要求下，除了降低陶瓷层内的晶粒数外，也可以降低晶粒尺寸，因此需要考虑如何在降低晶粒尺寸的条件下，控制晶粒尺寸分布的范围，以避免组件的介电常数分布范围过大，而导致产品的良率下降。

在本发明中，由于抑制层抑制收缩的效果，在烧结收缩的过程中，抑制层除了抑制陶瓷层的收缩外，由于生坯经热压密合的动作，抑制层的粉末会提供内应力，来抑制陶瓷层粉末在抑制层表面上的晶界扩散现象，使得陶瓷层粉末不易进行晶粒的成长。然而就图9a来看，由组件层81的外观可明显发现，内层814与外层813之间内应力的影响差距极大，从而产生了内凹的第一侧表面815。由此可看出，抑制层83对于内层814与外层813间，抑制晶粒成长的效果也具有明显的差异。由于同一层上的晶粒所受的内应力效果相近，因此其晶粒成长受抑制的效果也相近，因此同一层内部的晶粒的粒径分布实质上趋近单一分布(monodisperse)，也就是其具有狭窄的晶粒分布，然而在正常升温速率下，内层814与外层813由于晶粒成长受抑制的情形具有差异，而使得内层814的晶粒明显会比外层813大，使得组件层81整体的晶粒的粒径分布相对广泛。

就图9b来看，由组件层81的外观可明显看出，内层814与外层813之间的内应力差距极小，因此两者间具有抑制晶粒成长的效果的内应力相近，所以内层814与外层813之间的晶粒尺寸差异极小，使得组件层81整体晶粒的粒径分布实质上仍可维持近乎单一分布的状态，而维持整体组件层81具有狭窄的晶粒分布。由此，组件与组件间介电常数的差异将极小化，使积层陶瓷电容器的电性分布狭窄，而良率可大幅提升。

请参阅图11，其是本发明具电极层与陶瓷层的积层陶瓷组件的制作流程图，其步骤包括：(S91)交替堆栈多个陶瓷生坯以及多个电极生坯以形成组件生坯；(S92)在组件生坯上形成抑制层生坯；(S93)以高于每分钟10℃的升温速率升温至烧结温度；(S94)以该烧结温度进行烧结制程，以完成积层陶瓷组件。

在步骤S91中，多个陶瓷生坯是具有第一收缩率，此外，多个陶瓷生坯与多个电极生坯堆栈所形成的组件生坯能够以陶瓷生坯作为最外层，以便与后续的同为陶瓷材料的抑制层生坯进行堆栈。

在步骤S92中，于组件生坯上所形成的抑制层生坯具有第二收缩率，且第二收缩率须小于该第一收缩率。因此，在后续步骤于该烧结温度进行烧结时，陶瓷生坯以及抑制层生坯分别具有第一收缩量以及小于第一收缩量的第二收缩量。由于抑制层生坯的第二收缩量较小，因此可抑制陶瓷生坯的收缩而达到抑制收缩以及抑制晶粒成长的效果。此外，陶瓷生坯的第一开始烧结温度也可以低于抑制层生坯的第二开始烧结温度。

在步骤S93中，将组件生坯以及抑制层生坯所形成的生坯，以每分钟高于10℃以上的升温速率升温至烧结温度，较佳地，该升温速率可为每分钟高于25℃以上，甚至高于每分钟50℃以上。而该烧结温度至少需要高于陶瓷生坯的该第一开始烧结温度，较佳地，该烧结温度需使组件生坯中的陶瓷生坯可完成烧结，甚至于该烧结温度可使生坯中的各层均完成烧结。在步骤S94中，生坯于该烧结温度下，进行烧结制程，以获得本发明的积层陶瓷组件。

请参阅图12，其是本发明具电极层与陶瓷层的积层陶瓷组件的示意图。积层陶瓷组件具有多个陶瓷层1012、多个电极层1011以及抑制层103。其中，多个陶瓷层1012是与多个电极层1011交替堆栈，从而形成组件层101。抑制层103是以平行于陶瓷层1012表面的方式，形成于组件层101之上，并且组件层101还具有侧表面1016。此外，由于抑制层103是用以抑制复数陶瓷层1012在烧结期间的收缩，并不属于积层陶瓷组件的组件层101，因此于积层陶瓷组件烧结完成后，也可以将抑制层103去除。

在上述本发明的实施例中，在形成积层陶瓷组件之前，其是通过本发明的制程方式，由生坯经烧结所形成。因此，陶瓷层1012的第一开始烧结温度可低于抑制层103的第二开始烧结温度。此外，陶瓷层1012以及抑制层103于烧结制程中的烧结温度下，分别具有第一收缩量以及第二收缩量。为了达到本发明抑制收缩的效果，该第二收缩量需低于该第一收缩量，以便使抑制层103抑制陶瓷层1012的收缩。而在该烧结温度下，至少须使陶瓷层1012可完成烧结，较佳地，该烧结温度可使得陶瓷层1012以及抑制层103都完成烧结。

在上述本发明的实施例中，由于抑制层103抑制陶瓷层1012收缩的效果，再加上快速的升温速率所造成的效应，使得陶瓷层1012不会有内应力不平均的现象。因此，组件层101的侧表面1016经快速的升温速率至该烧结温度烧结后，仍然可与陶瓷层1012以及电极层1011的平面垂直，不会有内凹的现象。

在上述本发明的实施例中，陶瓷层1012在未烧结的生坯期间，是以陶瓷粉末所形成，经烧结后会形成多个陶瓷晶粒。其中这些陶瓷晶粒由于抑制层103抑制收缩的效果，其晶粒成长也受到陶瓷层1012中的内应力所抑制。由于同一平面上的晶粒所受的内应力效果相当，因此同一平面的晶粒，其晶粒成长受抑制的效果也相同，因此同一平面的晶粒的粒径分布实质上趋近于单一分布。此外，由于组件层1012的侧表面1016并无内凹的现象，因此组件层101的中心部分与外层部分所受的到内应力并无明显差距，因此中心部份以及外层部分的粒径分布应为实质上相近。因此，本发明的积层陶瓷组件的陶瓷层1012的粒径分布实质上趋近单一分布。因此，本发明中不同的积层陶瓷组件之间的电性分布，因晶粒尺寸分布狭窄的缘故，使电性分布随之狭窄化，从而可提升良率。

本发明所述的积层陶瓷组件，当做为电容器时，其电极层、陶瓷层以及抑制层材料分别可为镍、BaTiO₃(简称BT)以及(Ba，Ca)(Ti，Zr)O₃(简称BCTZ)。然而本发明不限于前面所述的材料，只要满足本发明所述的精神，在不脱离本发明的原理和宗旨的情况下可以对本申请所述的实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。此外，本发明所述的积层陶瓷组件及其烧结制造方法，其可应用于电容器、电感器或电阻器等被动组件。

本发明所述的积层陶瓷组件，可通过陶瓷层与抑制层之间的电性选择，再加上抑制层烧结以及快速烧结的同时并用，即可在维持陶瓷层的晶粒大小均匀以及内部应力场均匀的情况下，更进一步地降低积层陶瓷组件的最终电性受抑制层影响的程度，而使大量组件之间的电性差异降至最低，从而大幅提高制程的良率。

实施例

1、一种具有特定电性的电子组件，其包括：烧结组件层，其具有第一电性；以及烧结抑制层，其具有第二电性，且与该烧结组件层形成并联状态，其中该第二电性的大小须使该电子组件在该并联状态下，该特定电性是由该第一电性主导。

2、如实施例1中的电子组件，其中该电子组件为电阻器时，该特定电性、该第一电性以及该第二电性皆为电阻值，且该第二电性大于该第一电性，以使该特定电性由该第一电性主导。

3、如实施例1～2中的任何一个实施例的电子组件，其中该电子组件为电容器时，该特定电性、该第一电性以及该第二电性均为电容值，且该第二电性小于该第一电性，以使该特定电性由该第一电性主导。

4、如实施例1～3中的任何一个实施例的电子组件，其中该电子组件为电感器时，该特定电性、该第一电性以及该第二电性均为电感值，且该第二电性大于该第一电性，以使该特定电性由该第一电性主导。

5、如实施例1～4中的任何一个实施例的电子组件，其中该烧结组件层以及该烧结抑制层在烧结温度下，分别具有第一收缩量以及第二收缩量，且该第一收缩量大于该第二收缩量，以使该烧结抑制层在该烧结温度下抑制该烧结组件层的收缩。

6、如实施例1～5中的任何一个实施例的电子组件，其中该烧结组件层具有第一开始烧结温度，该烧结抑制层具有第二开始烧结温度，且该第一开始烧结温度低于该第二开始烧结温度。

7、如实施例1～6中的任何一个实施例的电子组件进一步包括：端电极，其位于该组件层与该抑制层两者的同一侧表面。

8、如实施例1～7中的任何一个实施例的电子组件，其中该烧结组件层以及该烧结抑制层是以每分钟高于10℃的升温速率一起升温至该烧结温度。

9、如实施例1～8中的任何一个实施例的电子组件，其中该升温速率为每分钟高于50℃。

10、如实施例1～9中的任何一个实施例的电子组件，其中该烧结组件层是由多个陶瓷生坯以及多个电极生坯交替堆栈所形成。

11、如实施例1～10中的任何一个实施例的电子组件，其中该烧结组件层具有与该等陶瓷生坯垂直之的侧表面，经该升温速率升温至该烧结温度，使得该侧表面经烧结后仍维持与该等陶瓷生坯垂直。

12、一种电子组件，其包括：组件层，其具有第一电性以及第一烧结收缩量；以及抑制层，其具有第二电性以及第二烧结收缩量，并位于该组件层上，其中当该电子组件为电阻器以及电感器其中之一时，该第一电性小于该第二电性，以及当该电子组件为电容器时，该第一电性大于该第二电性。

13、如实施例12中的电子组件，其中该组件层具有第一开始烧结温度，该抑制层具有第二开始烧结温度，且该第一开始烧结温度低于该第二开始烧结温度。

14、如实施例12～13中的任何一个实施例的电子组件进一步包括：端电极，其位于该组件层与该抑制层两者的同一侧表面。

15、如实施例12～14中的任何一个实施例的电子组件，其中该第一烧结收缩量以及该第二烧结收缩量分别为该组件层以及该抑制层于烧结温度下所产生的收缩量。

16、如实施例12～15中的任何一个实施例的电子组件，其中该第一烧结收缩量大于该第二烧结收缩量。

17、一种电子组件的制造方法，该方法的步骤包括：于具有第一电性的烧结组件层上形成具有第二电性的烧结抑制层，其中当该电子组件为电阻器或电感器时，该第一电性小于该第二电性，以及当该电子组件为电容器时，该第一电性大于该第二电性；以及将该烧结组件层以及该烧结抑制层于烧结温度下一起烧结。

18、如实施例17中的方法，进一步包括步骤：于经烧结后的该烧结抑制层以及该烧结组件层两者的同一侧表面上形成端电极。

19、如实施例17～18中的任何一个实施例中的方法，其中该第一烧结收缩量以及该第二烧结收缩量分别为该烧结组件层以及该烧结抑制层于该烧结温度下所产生的收缩量。

20、如实施例17～19中的任何一个实施例中的方法，其中该烧结组件层具有第一开始烧结温度，该烧结抑制层具有第二开始烧结温度，且该第一开始烧结温度低于该第二开始烧结温度。

21、如实施例17～20中的任何一个实施例中的方法，其中该烧结温度大于该第一开始烧结温度。

22、如实施例17～21中的任何一个实施例中的方法，其中该烧结温度大于该第二开始烧结温度。

23、如实施例17～22中的任何一个实施例中的方法，该烧结组件层以及该烧结抑制层在该烧结温度下，分别具有第一收缩量以及第二收缩量，且该第二收缩量小于该第一收缩量，以使该烧结抑制层在该烧结温度下抑制该烧结组件层的收缩。

24、如实施例17～23中的任何一个实施例中的方法，其进一步包括步骤：将该烧结组件层以及该烧结抑制层一起以每分钟高于10℃的升温速率升温至该烧结温度。

25、如实施例17～24中的任何一个实施例中的方法，其中该升温速率为每分钟高于50℃。

26、如实施例17～25中的任何一个实施例中的方法，其中该烧结组件层是由多个陶瓷生坯以及多个电极生坯交替堆栈所形成。

27、如实施例17～26中的任何一个实施例中的方法，其中该烧结组件层具有与该等陶瓷生坯垂直的侧表面，经该升温速率升温至该烧结温度，使得该侧表面经烧结后仍维持与该等陶瓷生坯垂直。

28、一种电子组件，其具有组件电性，其包括：烧结组件层，其具有第一电性；以及烧结抑制层，其具有第二电性，且该第二电性之大小使得该组件电性由该第一电性主导。

29、一种抑制烧结收缩的方法，该方法的步骤包括：于生坯上形成抑制层；以及将该生坯及该抑制层一起以每分钟高于10℃的升温速率升温至烧结温度。

30、一种用于制作积层陶瓷组件的生坯，其包括：多个陶瓷生坯，其在烧结制程时，具有第一收缩量；多个电极生坯，其与该等陶瓷生坯交替堆栈，以形成组件生坯；以及抑制层生坯，其形成于该组件生坯上，并与该等陶瓷生坯平行，且在该烧结制程时，具有低于该第一收缩量的第二收缩量。

以上所述实施例仅是为了方便说明而举例，并非限制本发明。因此熟悉本领域的人士在不违背本发明的精神，不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims

1.一种具有特定电性的电子组件，其包含：

烧结组件层，其中所述烧结组件层具有第一电性；以及

烧结抑制层，其中所述烧结抑制层具有第二电性，且与所述烧结组件层形成并联状态，其中所述第二电性的大小必须使所述电子组件在所述并联状态下，所述特定电性是由所述第一电性主导。

2.根据权利要求1所述的电子组件，其中当所述电子组件为电阻器时，所述特定电性、第一电性以及第二电性均为电阻值，当所述电子组件为电感器时，所述特定电性、第一电性以及第二电性均为电感值，且所述第二电性大于所述第一电性，以便使所述特定电性由所述第一电性主导。

3.根据权利要求1所述的电子组件，其中所述电子组件为电容器时，所述特定电性、第一电性以及第二电性均为电容值，且所述第二电性小于所述第一电性，以便使所述特定电性由所述第一电性主导。

4.根据权利要求1所述的电子组件，其中所述烧结组件层以及所述烧结抑制层在烧结温度下，分别具有第一收缩量以及第二收缩量，且所述第一收缩量大于所述第二收缩量，以便使所述烧结抑制层在所述烧结温度下抑制所述烧结组件层的收缩。

5.根据权利要求1所述的电子组件，进一步包含：

端电极，其中所述端电极位于所述烧结组件层与所述烧结抑制层两者的同一侧表面。

6.一种电子组件，其包含：

组件层，其中所述组件层具有第一电性以及第一烧结收缩量；以及

抑制层，其中所述抑制层具有第二电性以及第二烧结收缩量，并位于所述组件层上，其中当所述电子组件为电阻器以及电感器其中之一时，所述第一电性小于所述第二电性，以及当所述电子组件为电容器时，所述第一电性大于所述第二电性。

7.根据权利要求6所述的电子组件，进一步包含：

端电极，其中所述端电极位于所述组件层与所述抑制层两者的同一侧表面。

8.根据权利要求6所述的电子组件，其中所述第一烧结收缩量以及所述第二烧结收缩量分别为所述组件层以及所述抑制层于烧结温度下所产生的收缩量。

9.一种电子组件的制造方法，其包括步骤：

于具有第一电性的烧结组件层上形成具有第二电性的烧结抑制层，其中当所述电子组件为电阻器或电感器时，所述第一电性小于所述第二电性，以及当所述电子组件为电容器时，所述第一电性大于所述第二电性；以及

将所述烧结组件层以及所述烧结抑制层于烧结温度下一起烧结。

10.根据权利要求9所述的方法，进一步包含：

于经烧结后的所述烧结抑制层以及所述烧结组件层两者的同一侧表面上形成端电极。

11.根据权利要求9所述的方法，进一步包含：

将所述烧结组件层以及所述烧结抑制层一起以每分钟高于10℃的升温速率升温至所述烧结温度。

12.根据权利要求9所述的方法，其中所述烧结组件层以及所述烧结抑制层在所述烧结温度下，分别具有第一收缩量以及第二收缩量，且所述第二收缩量小于所述第一收缩量，以使所述烧结抑制层在所述烧结温度下抑制所述烧结组件层的收缩。

13.一种电子组件，其中所述的电子组件具有组件电性，其包含：

烧结组件层，其中所述烧结组件层具有第一电性；以及

烧结抑制层，其中所述烧结抑制层具有第二电性，且所述第二电性的大小使得所述组件电性由所述第一电性主导。