CN103117723B - 电荷域滤波器及其方法 - Google Patents

Abstract

一种电荷域滤波器，包括开关电容网络以及时钟产生器。开关电容网络的输入端接收输入信号。开关电容网络依照多个时钟信号取样该输入信号，其中这些时钟信号的相位彼此不同。时钟产生器耦接至开关电容网络，以提供这些时钟信号。时钟产生器依据控制信号调整这些时钟信号的相位差或脉冲宽度。

Description

电荷域滤波器及其方法

技术领域

本发明是关于一种滤波器，且特别是关于一种电荷域滤波器(charge-domain filter,CDF)。

背景技术

电荷域滤波器使用开关电容网络(switched-capacitor network)的滤波技术。开关电容网络为离散时间信号处理(discrete time signalprocessing)中常见的一种电路，其中包括多个开关与多个电容。凭借导通、不导通这些开关，电荷域滤波器可控制这些电容储存电荷的状况，以对输入信号进行滤波处理。相较于电容电阻式模拟滤波电路，开关电容网络的滤波效果主要由其中各电容之间的尺寸比例来决定。纵使因更改制程而改变了各电容的面积，由于各电容之间的尺寸比例关系理想上不会随着制程的更动而改变，所以开关电容网络的滤波效果依然不变。因此，开关电容网络相当适合制作于晶片中。

然而，因为电荷域滤波器会进行电荷取样，制程变异(process variation)将导致增益变异(gain variation)与直流偏移(DC offset)。若直流偏移很严重，接收器(receiver)中模拟数字转换器(Analog to Digital Converter,ADC)的可变增益放大器(variable gain amplifier,VGA)很难维持不变的增益(constant gain)。另一方面，电荷域滤波器的取样脉冲(sampling pulse)相关于输入取样率(input sampling rate)。此意味着脉冲宽度与输入取样率成反比(inversely proportional)。因此，基于电荷域滤波器相同的FIR系数(coefficient)，窄频(narrow band)电荷域滤波器将导致正增益变异(positive gain variation)，而宽频(wide band)电荷域滤波器将导致增益损失(gain loss)。

发明内容

为解决上述问题，本发明提出一种电荷域滤波器(charge-domainfilter,CDF)，以提供增益与/或直流偏移校正(gain and/or DC-offsetcalibration)机制。

另根据一实施范例提出一种电荷域滤波器，包括开关电容网络(switched-capacitor network)以及时钟产生器(clock generator)。开关电容网络的输入端接收输入信号。开关电容网络依照多个时钟(clock)信号取样该输入信号，其中这些时钟信号的相位(phase)彼此不同。时钟产生器耦接至开关电容网络，以提供这些时钟信号。时钟产生器依据第一控制信号调整这些时钟信号的相位差，该时钟产生器包括N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得这些时钟信号中的第i个时钟信号clk_i，该第i个单元脉冲胞UPC_i输出该第i个时钟信号clk_i给该开关电容网络，该第i个单元脉冲胞UPC_i依据该第一控制信号将所述第i个时钟信号clk_i延迟以获得第i个延迟时钟，以及该第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)。

另根据一实施范例提出一种电荷域滤波器，包括开关电容网络(switched-capacitor network)以及时钟产生器(clock generator)。开关电容网络的输入端接收输入信号。开关电容网络依照多个时钟(clock)信号取样该输入信号，其中这些时钟信号的相位(phase)彼此不同。时钟产生器耦接至开关电容网络，以提供这些时钟信号。其中该时钟产生器依据第一控制信号调整这些时钟信号的相位差，并依据第二控制信号调整这些时钟信号的脉冲宽度。该时钟产生器包括N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得第i个脉冲信号，该第i个单元脉冲胞UPC_i依据该第一控制信号将所述第i个脉冲信号延迟以获得第i个延迟时钟，以及该第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)；以及N个可编程宽度胞PWC_1～PWC_N，其中第i个可编程宽度胞PWC_i耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该第i个可编程宽度胞PWC_i依据该第二控制信号调整该第i个脉冲信号的脉冲宽度以获得这些时钟信号中的第i个时钟信号clk_i，以及该第i个可编程宽度胞PWC_i将所述第i个时钟信号clk_i输出给该开关电容网络。

另根据一实施范例提出一种电荷域滤波器，包括开关电容网络(switched-capacitor network)以及时钟产生器(clock generator)。开关电容网络的输入端接收输入信号。开关电容网络依照多个时钟(clock)信号取样该输入信号，其中这些时钟信号的相位(phase)彼此不同。时钟产生器耦接至开关电容网络，以提供这些时钟信号。该时钟产生器依据第二控制信号调整这些时钟信号的脉冲宽度，该时钟产生器包括N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个脉冲信号以获得第i个脉冲信号，以及该第i个单元脉冲胞UPC_i将所述第i个脉冲信号输出给第i+1个单元脉冲胞UPC_(i+1)；以及N个可编程宽度胞PWC_1～PWC_N，其中第i个可编程宽度胞PWC_i耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该第i个可编程宽度胞PWC_i依据该第二控制信号调整该第i个脉冲信号的脉冲宽度以获得这些时钟信号中的第i个时钟信号clk_i，以及该第i个可编程宽度胞PWC_i将所述第i个时钟信号clk_i输出给该开关电容网络。

再根据一实施范例提出一种时钟产生器，用以产生多个时钟信号。时钟产生器包括N个单元脉冲胞UPC_1～UPC_N以及N个可编程宽度胞PWC_1～PWC_N。单元脉冲胞UPC_1～UPC_N相互串联。其中，第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟，以获得第i个脉冲信号。第i个单元脉冲胞UPC_i依据第一控制信号将所述第i个脉冲信号延迟，以获得第i个延迟时钟。第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)。第i个可编程宽度胞PWC_i耦接至第i个单元脉冲胞UPC_i，以接收该第i个脉冲信号。第i个可编程宽度胞PWC_i依据第二控制信号调整第i个脉冲信号的脉冲宽度，以获得这些时钟信号中的第i个时钟信号clk_i。

再根据一实施范例提出一种电荷域滤波的方法，包括：接收一输入讯号于一开关电容网络，并依照多个时钟信号取样该输入信号，其中这些时钟信号的相位彼此不同；以及依据至少一控制信号调整一时钟产生器所产生这些时钟信号的相位差，其中该时钟产生器包括N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得这些时钟信号中的第i个时钟信号clk_i，该第i个单元脉冲胞UPC_i输出该第i个时钟信号clk_i给该开关电容网络，该第i个单元脉冲胞UPC_i依据该至少一控制信号将所述第i个时钟信号clk_i延迟以获得第i个延迟时钟，以及该第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)。

基于上述，本揭露实施方式可以不改变开关电容网络的这些时钟信号的预设脉冲宽度(default pulse width)而调整这些时钟信号的相位差，使得电荷域滤波器可以提供可变的频宽(variable bandwidth)、不变的增益(constant gain)与稳定的直流准位(stable DC level)。本揭露实施方式可以针对电荷域滤波器的制程变异问题，依据制程变异调整开关电容网络的这些时钟信号的脉冲宽度，以便补偿制程变异所导致的增益变异(gain variation)，使得电荷域滤波器可以提供不变的增益与稳定的直流准位。

附图说明

图1是依照本揭露一实施例说明一种电荷域滤波器的功能方块示意图；

图2是依照本揭露一实施例，说明图1所示开关电容网络的功能方块示意图；

图3是依照本揭露一实施例，说明图2所示开关电容网络的电路示意图；

图4是依照本揭露一实施例，说明图3中时钟输入端CK₁～CK_N的信号与致能信号EN的时序示意图；

图5是依照本揭露一实施例说明图1所示时钟产生器的电路方块示意图；

图6是依照本揭露一实施例，绘示在假设阶数长度N为16的情况下，图5中时钟信号clk₁～clk_N的波形时序示意图；

图7是依照本揭露一实施例说明图5所示时钟产生器的电路方块示意图；

图8是依照本揭露一实施例说明图5所示时钟产生器的电路方块示意图；

图9是依照本揭露一实施例，说明图8所示触发器串中单一个触发器的电路方块示意图；

图10是依照本揭露一实施例，说明图5所示可编程宽度胞的电路方块示意图；

图11与图12是依照本揭露一实施例说明图10所示可编程宽度胞的信号波形示意图；

图13是依照本揭露一实施例说明图1所示时钟产生器的电路方块示意图；

图14是依照本揭露一实施例说明图1所示时钟产生器的电路方块示意图。

附图标记

100：电荷域滤波器

110、220_1～220_N：开关电容网络

120：时钟产生器

210：放大器

310_1～310_(N-2)：取样单元

320：加总单元

510：反馈控制胞

520：脉冲产生器

530：可编程延迟胞

900、910：触发器

920、1005、1020：及栅

930、1010：多工器

1015：压控延迟线

C₁～C_N-2、C_sum、C’_sum、：电容

clk₁～clk_N：时钟信号

CLK_1s～CLK_Ns：脉冲信号

CS1～CS3、V_H：控制信号

PWC_1～PWC_N：可编程宽度胞

Sec：选择信号

SW1、SW2、SW3、SWout、SWrst、SWsmp：开关

UPC_1～UPC_N：单元脉冲胞

具体实施方式

下面结合附图，对本发明做进一步的详细描述。

图1是依照本揭露一实施例说明一种电荷域滤波器100的功能方块示意图。此电荷域滤波器100包括开关电容网络(switch-capacitornetwork)110以及时钟产生器(clock generator)120。时钟产生器120耦接至开关电容网络110，以提供N个时钟信号clk₁、clk₂、clk₃、…、clk_N。开关电容网络110的输入端接收输入信号V_IN。开关电容网络110依照时钟信号clk₁～clk_N取样输入信号V_IN。其中，这些时钟信号clk₁～clk_N的相位彼此不同。开关电容网络110以离散时间信号处理(discrete timesignal processing)方式过滤输入信号V_IN而对应输出过滤结果OUTB。也就是说，凭借导通、不导通多个内部开关，开关电容网络110可控制内部电容储存电荷的状况，以对输入信号V_IN进行滤波处理。

任何开关电容网络或是任何电荷域滤波器皆可用来实现上述开关电容电路110。例如，图2是依照本揭露一实施例，说明图1所示开关电容网络110的功能方块示意图。开关电容网络110包括放大器210以及开关电容网络220_1、220_2、…、220_(N-1)、220_N。放大器210可以是转导放大器(transconductance amplifier,TA)或运算放大器(operation amplifier,OP-AMP)或其他放大器。放大器210的输入端接收输入信号V_IN。放大器210的输出端连接至开关电容网络220_1～220_N的输入端。开关电容网络220_1～220_N无须全由同一型式的电路实现。例如，开关电容网络220_1～220_N可以是时钟效率电荷域滤波器(clock-efficient charge-domain filter,CECDF)。凭借设计电荷域滤波器100内各个开关电容网络220_1～220_N的结构，可产生不同的滤波效果。

于本实施例中，开关电容网络220_1～220_N的阶数长度(tap-length)为N。也就是说，开关电容网络220_1～220_N各自具有N个时钟输入端CK₁、CK₂、…、CK_N，以接收时钟信号clk₁～clk_N。时钟产生器120提供这些时钟信号clk₁～clk_N给开关电容网络220_1～220_N，其中前述时钟信号clk₁～clk_N具有不同相位。每一个开关电容网络接收上述时钟信号clk₁～clk_N的顺序互不相同。例如，开关电容网络220_1的时钟输入端CK₁～CK_N分别接收时钟信号clk₁、clk₂、…、clk_N，开关电容网络220_2的时钟输入端CK₁～CK_N分别接收时钟信号clk_N、clk₁、clk₂、…、clk_(N-1)。以此类推，开关电容网络220_(N-1)的时钟输入端CK₁～CK_N分别接收时钟信号clk₃、clk₄、…、clk_N、clk₁、clk₂，开关电容网络220_N的时钟输入端CK₁～CK_N分别接收时钟信号clk₂、clk₃、…、clk_N、clk₁。

本揭露实施时可以用任何方式实现开关电容网络220_1～220_N，不限于此。例如，图3是依照本揭露一实施例，说明图2所示开关电容网络220_1的电路示意图。其他开关电容网络220_2～220_N的实现方式可以参照开关电容网络220_1的相关说明。开关电容网络220_1包括多个取样单元310_1、310_2、…、310_(N-2)以及加总单元320。取样单元310_1～310_(N-2)的取样端连接至开关电容网络220_1的输入端Iin。所述多个取样单元310_1～310_(N-2)各自以不同相位对开关电容网络220_1的输入端Iin进行取样。加总单元320的输入端连接至所述多个取样单元310_1～310_(N-2)的输出端，以加总取样单元310_1～310_(N-2)的取样结果，并将加总结果输出至开关电容网络220_1的输出端Iout。

在此说明取样单元310_1的实施范例，其他取样单元310_2～310_(N-2)可以参照取样单元310_1的相关说明以及参照图3的揭露内容。取样单元310_1包括取样开关SWsmp、取样电容C₁、重置开关SWrst以及输出开关SWout。取样开关SWsmp的控制端连接至开关电容网络220_1的时钟输入端CK₁。取样开关SWsmp的第一端做为取样单元310_1的输入端，以连接至开关电容网络220_1的输入端Iin。取样电容C₁的第一端连接至取样开关SWsmp的第二端。重置开关SWrst的第一端连接至取样电容C₁的第一端。重置开关SWrst的第二端与取样电容C₁的第二端连接至参考电压(例如接地电压)。重置开关SWrst的控制端连接至开关电容网络220_1的时钟输入端CK_N。输出开关SWout的控制端连接至开关电容网络220_1的时钟输入端CK_(N-1)。输出开关SWout的第一端连接至取样电容C₁的第一端，输出开关SWout的第二端做为取样单元310_1的输出端，以连接至加总单元320的输入端。

上述取样单元310_2～310_(N-2)的取样开关的控制端分别连接至开关电容网络220_1的时钟输入端CK₂～CK_(N-2)。图4是依照本揭露的实施例说明图3中时钟输入端CK₁～CK_N的信号与致能信号EN的时序示意图。请参照图3与图4。取样单元310_1～310_(N-2)依序轮流对开关电容网络220_1的输入端Iin进行取样，并将取样结果存放在取样电容C₁、C₂、…、C_N-2。当取样单元310_1～310_(N-2)都完成取样后，时钟输入端CK_(N-1)的时钟信号会触发取样单元310_1～310_(N-2)将各自的取样结果输出给加总单元320。在取样单元310_1～310_(N-2)将各自的取样结果输出给加总单元320之后，时钟输入端CK_N的信号会触发取样单元310_1～310_(N-2)将各自的取样结果重置(reset)为某一初始值(例如0伏特)。

如图3所绘示，加总单元320包括加总电容C_sum、开关SW1、电容C’_sum、开关SW2以及开关SW3。加总电容C_sum的第一端连接至取样单元310_1～310_(N-2)的输出端。当取样单元310_1～310_(N-2)的输出开关导通(turn on)时，加总电容C_sum可以将取样单元310_1～310_(N-2)的取样结果加总。

开关SW1的第一端连接至取样单元310_1～310_(N-2)的输出端，而开关SW1的控制端受控于控制信号V_IIR。电容C’_sum的第一端连接至开关SW1的第二端，而电容C’_sum的第二端连接至参考电压(例如接地电压)。凭借控制信号V_IIR可以控制开关SW1导通与否，进而等效地改变加总电容C_sum的电容值。由于改变加总电容C_sum的等效电容值，故可以改变所需频宽。因此，开关SW1与电容C’_sum又可称为频宽编程电路(bandwidthprogramming circuit)。

开关SW2的第一端连接至加总电容C_sum的第一端，而开关SW2的控制端连接至开关电容网络220_1的时钟输入端CK_N。开关SW3的第一端连接至开关SW2的第二端。开关SW3的第二端连接至参考电压(例如接地电压)。开关SW3的控制端受控于致能信号EN。凭借致能信号EN的操作，开关电容网络220_1可以被编程为无限脉冲响应(Infinite ImpulseResponse，以下称IIR)滤波器或有限脉冲响应(Finite ImpulseResponse，以下称FIR)滤波器。若针对窄频带(narrow band)而使致能信号EN为低准位，则开关SW2对加总电容C_sum的重置操作会被禁能(disable)，使得在下一个加总期间(summation period)前，电荷被保持在电容C_sum及/或C’_sum。也就是说，在致能信号EN为低准位时，开关电容网络220_1可以视为IIR滤波器。此IIR滤波器于z域(z domain)的转移函数(transfer function)如下：

$H_{\mathrm{IIR}}\left(z\right)\frac{\left(\frac{\underset{i=1}{\overset{N-2}{\mathrm{\Σ}}}{C}_{(N-1-i)}{z}^{-(i-1)}}{C_{\mathrm{sum}}+\underset{i=1}{\overset{N-2}{\mathrm{\Σ}}}{C}_i}\right)}{(1-\frac{C_{\mathrm{sum}}{z}^{-(N-1)}}{C_{\mathrm{sum}}+\underset{i=1}{\overset{N-2}{\mathrm{\Σ}}}{C}_i})}---\left(1\right)$

若针对宽频带(wide band)而使致能信号EN为高准位，则开关SW2对加总电容C_sum的重置操作会被致能(enable)，而在下一个加总期间之前丢弃电容C_sum及/或C’_sum的电荷。也就是说，在致能信号EN为高准位时，开关电容网络220_1可以视为FIR滤波器。此FIR滤波器于z域的转移函数如下：

$H_{\mathrm{FIR}}\left(z\right)=\left(\frac{\underset{i=1}{\overset{N-2}{\mathrm{\Σ}}}{C}_{(N-1-i)}{z}^{-(i-1)}}{C_{\mathrm{sum}}+\underset{i=1}{\overset{N-2}{\mathrm{\Σ}}}{C}_i}\right)---\left(2\right)$

所以，上述开关SW2与开关SW3可以称为FIR/IIR滤波器选择电路。此外，依照函数(1)，控制信号V_IIR控制开关SW1的电阻以改变电容C’_sum所储存的电荷，有效地改变加总电容C_sum的等效电容值，进而调变IIR滤波器的频率响应。依照函数(1)与函数(2)，信号频宽是可编程的。应用本实施例者可以依据设计需求而省略上述FIR/IIR滤波器选择电路(即开关SW2与SW3)与/或上述频宽编程电路(即开关SW1与电容C’_sum)。已过滤的输出信号(开关电容网络220_1的输出端Iout信号)被下转换(down-converted)至基频带(baseband)。

图5是依照本揭露一实施例，说明图1所示时钟产生器120的电路方块示意图。时钟产生器120可以依据第一控制信号CS1调整这些时钟信号clk₁～clk_N的相位差，以及依据第二控制信号CS2调整这些时钟信号clk₁～clk_N的脉冲宽度。凭借调整这些时钟信号clk₁～clk_N的相位差，这些时钟信号clk₁～clk_N的脉冲于时间上彼此不重迭。电荷域滤波器100可以在需要不同频带宽度(band width)时补偿直流偏移(DC offset)与增益变异(gain variation)。

于本实施例中，时钟产生器120包括N个单元脉冲胞(unit pulsecell,UPC)UPC_1～UPC_N、N个可编程宽度胞(programmable width cell,PWC)PWC_1～PWC_N以及反馈控制胞(feedback control cell,FCC)510。反馈控制胞510耦接至这些单元脉冲胞UPC_1～UPC_N。反馈控制胞510依据第三控制信号CS3提供不同的反馈路径于这些单元脉冲胞UPC_1～UPC_N之间。例如，反馈控制胞510可以依据第三控制信号CS3提供反馈路径于单元脉冲胞UPC_1与单元脉冲胞UPC_N之间。反馈控制胞510控制反馈路径，以选择所需的时钟周期(clock period)以及特定的输出取样率(output sampling rate)。

单元脉冲胞UPC_1～UPC_N可以提供一个预设脉冲宽度(default pulsewidth)与特定的延迟给可编程宽度胞PWC_1～PWC_N与下一级单元脉冲胞。单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率Fs1取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得第i个脉冲信号CLK_is。或者，第i个单元脉冲胞UPC_i取样来自于反馈控制胞510的反馈路径的延迟时钟以获得第i个脉冲信号CLK_is。该第i个单元脉冲胞UPC_i依据第一控制信号CS1将所述第i个脉冲信号CLK_is延迟以获得第i个延迟时钟，以及将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)，或者将所述第i个延迟时钟输出给反馈控制胞510的反馈路径。

可编程宽度胞PWC_1～PWC_N当中的第i个可编程宽度胞PWC_i耦接至该第i个单元脉冲胞UPC_i，以接收该第i个脉冲信号CLK_is。例如，第1个可编程宽度胞PWC_1耦接至该第1个单元脉冲胞UPC_1，以接收该第1个脉冲信号CLK_1s。该第i个可编程宽度胞PWC_i依据第二控制信号CS2调整该第i个脉冲信号CLK_is的脉冲宽度，以获得这些时钟信号clk₁～clk_N中的第i个时钟信号clk_i。该第i个可编程宽度胞PWC_i将所述第i个时钟信号clk_i输出给开关电容网络110。

图6是依照本揭露一实施例绘示在假设阶数长度N为16的情况下，图5中时钟信号clk₁～clk_N的波形时序示意图。图6所示实施例是假定时钟信号clk₁～clk₁₆的预设脉冲宽度(default pulse width)PW约略为1/Fs1。所述预设脉冲宽度PW是依照设计需求来决定的。在不改变开关电容网络110的这些时钟信号clk₁～clk₁₆的预设脉冲宽度PW的情况下，本实施例中单元脉冲胞UPC_1～UPC_16可以依据第一控制信号CS1调整这些时钟信号clk₁～clk₁₆的相位差，例如调整时钟的延迟时间DT。因此，电荷域滤波器100可以依据第一控制信号CS1调整输出频带宽度。由于时钟信号clk₁～clk₁₆的预设脉冲宽度PW不变，所以电荷域滤波器100的增益与直流准位亦不会改变。凭借控制单元脉冲胞UPC_1～UPC_16所输出脉冲信号的延迟，电荷域滤波器100可以提供可变的频宽、不变的增益与稳定的直流准位。

然而，制程变异可能会使电荷域滤波器100的增益与直流准位发生漂移。请参照图5与图6，针对电荷域滤波器的制程变异，可编程宽度胞PWC_1～PWC_N可以依据第二控制信号CS2调整开关电容网络110的这些时钟信号clk₁～clk_N的脉冲宽度PW，以便补偿制程变异所导致的增益变异，使得电荷域滤波器100可以提供不变的增益与稳定的直流准位。当制程变异导致电荷域滤波器100的增益损失时，可编程宽度胞PWC_1～PWC_N将选择宽脉冲选项以便补偿增益损失。相反地，可编程宽度胞PWC_1～PWC_N可以选择窄脉冲选项以便补偿电荷域滤波器100的增益抬升(gain boost)。

基于电荷域滤波器100的制程变异，当使用于不同频带宽度时，可编程宽度胞PWC_1～PWC_N固定了所需要的直流准位。电荷域滤波器100的可编程宽度胞PWC_1～PWC_N可以提供宽的脉冲以改善电荷域滤波器100的增益损失(gain loss)，以及和直流准位一样支持窄脉冲以提升电荷域滤波器100的增益。最后，参照所需频宽、增益与直流准位，系统可以对应地提供特定控制信号CS1、CS2与CS3给单元脉冲胞UPC_1～UPC_N、反馈控制胞510与可编程宽度胞PWC_1～PWC_N，因此达成了电荷域滤波器100的增益与直流偏移校正功能。

图5绘示了第1个单元脉冲胞UPC_1的一种实施方式。其他单元脉冲胞UPC_2～UPC_N的实现方式可以参照单元脉冲胞UPC_1的相关说明而类推之，并或以相同原理实现，不以此为限。第1个单元脉冲胞UPC_1包括脉冲产生器(pulse generator)520以及可编程延迟胞(programmabledelay cell,PDC)530。脉冲产生器520依照第一频率Fs1取样前一个单元脉冲胞输出的延迟时钟，以输出第1个脉冲信号CLK_1s给第1个可编程宽度胞PWC_1。例如，脉冲产生器520经由反馈控制胞510的反馈路径取样单元脉冲胞UPC_N输出的第N个延迟时钟，以输出第1个脉冲信号CLK_1s给该第1个可编程宽度胞PWC_1。可编程延迟胞530耦接至脉冲产生器520以接收第1个脉冲信号CLK_1s。可编程延迟胞530依据第一控制信号CS1延迟所述第1个脉冲信号CLK_1s，以获得第1个延迟时钟，以及将所述第1个延迟时钟输出给下一个单元脉冲胞，例如单元脉冲胞UPC_2。可编程延迟胞530可以用D型触发器串(D flip-flop string)、反相器链(inverter chain)、压控延迟线(voltage controlled delayline,VCDL)等元件实现之，但不以此为限。为了在不同的频宽下保持不变的增益与稳定的直流准位，可编程延迟胞530延长了从脉冲产生器510到下一个单元脉冲胞UPC_2的延迟脉冲。此延迟时间反比于频宽。其表示长的脉冲延迟帮助了电荷域滤波器100提供高除频率。凭借提供适性时钟周期给电荷域滤波器100，电荷域滤波器100可以具有不变的增益与稳定的直流准位。凭借控制来自单元脉冲胞UPC_1～UPC_N的脉冲信号的延迟，电荷域滤波器100可以同时地提供可变的频宽、不变的增益、稳定的直流准位。

图7是依照本揭露一实施例说明图5所示时钟产生器120的电路方块示意图。于本实施例中，反馈控制胞510包含多个反馈开关，如图7所示。这些反馈开关的操作是由第三控制信号CS3所决定。这些反馈开关可以决定反馈路径，例如于单元脉冲胞UPC_1的输入端与单元脉冲胞UPC_N的输出端之间提供反馈路径，如图7所示。

于图7所示实施例中，脉冲产生器520包括触发器。此触发器的触发端接收第一频率Fs1，触发器的输入端耦接至前一个单元脉冲胞的输出端，而触发器的输出端耦接至可编程延迟胞530的输入端。系统控制器可以传送初始值给单元脉冲胞UPC_1～UPC_N的脉冲产生器520的触发器的设定端SET，以设定脉冲信号CLK_1s～CLK_Ns的初始状态。

可编程延迟胞530包含延迟线(delay line)。图7中绘示两个反栅来表示延迟线。延迟线的输入端接收脉冲产生器520输出的脉冲信号CLK_1s。延迟线的输出端输出延迟时钟给下一个单元脉冲胞UPC_2。图7中虽绘示两个反栅来表示延迟线，然而延迟线的实际实现方式不应以此为限。第一控制信号CS1可以决定/控制延迟线的延迟时间，因此第一控制信号CS1可以调整图6所示延迟时间DT。

请参照图7，于本实施例中，可编程宽度胞PWC_1～PWC_N各自包括一个延迟线以及一个及栅。以其中第i个可编程宽度胞PWC_i为例，所述延迟线的输入端耦接至第i个单元脉冲胞UPC_i，以接收该第i个脉冲信号CLK_is，其中该延迟线的延迟时间是受控于第二控制信号CS2。及栅的第一输入端耦接至第i个单元脉冲胞UPC_i，以接收第i个脉冲信号CLK_is。及栅的第二输入端耦接至该延迟线的输出端。及栅的输出端将所述第i个时钟信号clk_i输出给开关电容网络110。

图8是依照本揭露一实施例说明图5所示时钟产生器120的电路方块示意图。图8所示实施例可以参照图5、图6与图7的相关说明。不同于图7所示实施例之处，在于图8所示实施例中是以触发器串来实现可编程延迟胞530。

图9是依照本揭露一实施例说明图8所示触发器串中单一个触发器900的电路方块示意图。此触发器串的触发器900包括纯单相位时钟(True Single-Phase Clocking,TSPC)触发器910、及栅920以及多工器930。触发器910的输入端做为触发器900的输入端Din。触发器910的触发端接收触发时钟CLK。及栅920的第一输入端耦接至触发器910的输出端。及栅920的第二输入端接收选择信号Sec。多工器930的控制端接收选择信号Sec。多工器930的第一输入端耦接至触发器910的输入端。多工器930的第二输入端耦接至及栅920的输出端。多工器930的输出端做为触发器900的第一输出端Qp，以连接至此触发器串中的下一级触发器的输入端。及栅920的输出端做为触发器900的第二输出端Qo。

图10是依照本揭露一实施例说明图5所示可编程宽度胞PWC_1的电路方块示意图。其它可编程宽度胞PWC_2～PWC_N可以参照可编程宽度胞PWC_1的相关实施说明。于本实施例中，可编程宽度胞PWC_1包含及栅1005、多工器1010、压控延迟线(voltage controlled delay line,VCDL)1015以及及栅1020。及栅1005的第一输入端耦接至脉冲产生器520，以接收脉冲信号CLK_1s。及栅1005的第二输入端接收第二频率Fs2。在其他实施例中，及栅1005的第二输入端是接收不同于第二频率Fs2的时钟宽度的其他时钟信号。多工器1010的控制端接收控制信号V_H。多工器1010的第一输入端耦接至脉冲产生器520，以接收脉冲信号CLK_1s。多工器1010的第二输入端耦接至及栅1005的输出端。压控延迟线1015的控制端接收控制信号CS2。压控延迟线1015的输入端耦接至多工器1010的输出端。及栅1020的第一输入端耦接至多工器1010的输出端。及栅1020的第二输入端耦接至压控延迟线1015的输出端。及栅1020的输出端OUT做为可编程宽度胞PWC_1的输出端，以输出不同时钟宽度给开关电容网络110。

图11与图12是依照本揭露一实施例，说明图10所示可编程宽度胞PWC_1的信号波形示意图。当控制信号V_H为逻辑0时，可编程宽度胞PWC_1所产生的脉冲宽度可以大于0.5/Fs2，如图11所示。当控制信号V_H为逻辑1时，可编程宽度胞PWC_1所产生的脉冲宽度可以小于0.5/Fs2，如图12所示。

图13是依照另一实施例说明图1所示时钟产生器120的电路方块示意图。图13所示实施例可以参照图5的相关说明。不同于图5所示实施例之处，在于图13所示实施例中省略了可编程宽度胞PWC_1～PWC_N。时钟产生器120包括N个单元脉冲胞UPC_1～UPC_N以及反馈控制胞510。单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率Fs1取样前一个单元脉冲胞输出的延迟时钟(例如第i-1个单元脉冲胞UPC_(i-1)的第i-1个延迟时钟)，以获得时钟信号clk₁～clk_N中的第i个时钟信号clk_i。该第i个单元脉冲胞UPC_i输出该第i个时钟信号clk_i给开关电容网络110。另外，第i个单元脉冲胞UPC_i依据第一控制信号CS1将所述第i个时钟信号clk_i延迟以获得第i个延迟时钟，以及将所述第i个延迟时钟输出给下一个单元脉冲胞，例如第i+1个单元脉冲胞UPC_(i+1)。

在一些情况下，制程变异的问题可能可以被容忍(或被忽视)。在制程变异所导致的增益变异可以被容忍的情况下，可编程宽度胞PWC_1～PWC_N可以被省略而不用去补偿时钟信号clk₁～clk_N的脉冲宽度。或者，在其他实施例中，在需要补偿制程变异所导致的增益变异的情况下，调整时钟信号clk₁～clk_N的脉冲宽度的工作可以由单元脉冲胞UPC_1～UPC_N与搭配第一频率Fs1来完成。例如，采用图7所示可编程延迟胞530与改变第一频率Fs1来实现单元脉冲胞UPC_1～UPC_N。

图14是依照本揭露一实施例说明图1所示时钟产生器120的电路方块示意图。时钟产生器120耦接至开关电容网络110以提供时钟信号clk₁～clk_N，其中这些时钟信号clk₁～clk_N的脉冲于时间上彼此相邻接，例如图4所示。时钟产生器120依据控制信号CS2调整时钟信号clk₁～clk_N的脉冲宽度。

时钟产生器120包括N个单元脉冲胞UPC_1～UPC_N、N个可编程宽度胞PWC_1～PWC_N以及反馈控制胞510。N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率Fs1取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个脉冲信号CLK_(i-1)s，以获得第i个脉冲信号CLK_is。该第i个单元脉冲胞UPC_i将所述第i个脉冲信号CLK_is输出给第i+1个单元脉冲胞UPC_(i+1)。可编程宽度胞PWC_1～PWC_N中第i个可编程宽度胞PWC_i耦接至第i个单元脉冲胞UPC_i，以接收该第i个脉冲信号CLK_is。例如，第1个可编程宽度胞PWC_1耦接至第1个单元脉冲胞UPC_1，以接收该第1个脉冲信号CLK_1s。第i个可编程宽度胞PWC_i依据第二控制信号CS2调整第i个脉冲信号CLK_is的脉冲宽度，以获得这些时钟信号clk₁～clk_N中的第i个时钟信号clk_i，以及该第i个可编程宽度胞PWC_i将所述第i个时钟信号clk_i输出给开关电容网络110。

图14所示实施例可以参照图5的相关说明。不同于图5所示实施例之处，在于图14所示实施例中每一个单元脉冲胞UPC_1～UPC_N各自省略了可编程延迟胞530。于第i个单元脉冲胞UPC_i中，脉冲产生器520依照第一频率Fs1取样前一个单元脉冲胞UPC_(i-1)输出的第i-1个脉冲信号CLK_(i-1)s，以输出第i个脉冲信号CLK_is给下一个单元脉冲胞UPC_(i+1)与第i个可编程宽度胞PWC_i。在不需要动态改变频带宽度的应用状况下，单元脉冲胞UPC_1～UPC_N可以不需要调整这些时钟信号clk₁～clk_N的相位差。针对电荷域滤波器的制程变异，可编程宽度胞PWC_1～PWC_N可以依据第二控制信号CS2调整开关电容网络110的这些时钟信号clk₁～clk_N的脉冲宽度，以便补偿制程变异所导致的增益变异，使得电荷域滤波器100可以提供不变的增益与稳定的直流准位。

依照本揭露，提出一电荷域滤波的方法实施例，包括：接收一输入讯号于一开关电容网络，并依照多个时钟信号取样该输入信号，其中这些时钟信号的相位彼此不同，以及依据至少一控制信号调整一时钟产生器所产生这些时钟信号的相位差或脉冲宽度。

其中可以凭借调整这些时钟信号的相位差，使得这些时钟信号的脉冲于时间上彼此不重迭。另可以调整这些时钟信号的脉冲宽度，使得这些时钟信号的脉冲于时间上彼此相邻接。

综上所述，在一些实施例中电荷域滤波器100可以不改变开关电容网络110的脉信号clk₁～clk_N的预设脉冲宽度，而调整这些时钟信号clk₁～clk_N的相位差，使得电荷域滤波器100可以提供可变的频宽、不变的增益与稳定的直流准位。针对电荷域滤波器100的制程变异问题，在另一些实施例中电荷域滤波器100可以依据控制信号CS2调整开关电容网络110的时钟信号clk₁～clk_N的脉冲宽度，以便补偿制程变异所导致的增益变异，使得电荷域滤波器100可以提供不变的增益与稳定的直流准位。

本揭露的技术内容及技术特点已如上公开，在不背离本揭露精神及其实质的情况下，熟悉本领域的技术人员可根据本揭露作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (26)

1.一种电荷域滤波器，其特征在于，包括：

开关电容网络，其输入端接收输入信号，该开关电容网络依照多个时钟信号取样该输入信号，其中这些时钟信号的相位彼此不同；以及

时钟产生器，耦接至该开关电容网络以提供这些时钟信号，其中该时钟产生器依据第一控制信号调整这些时钟信号的相位差，该时钟产生器包括：

N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得这些时钟信号中的第i个时钟信号clk_i，该第i个单元脉冲胞UPC_i输出该第i个时钟信号clk_i给该开关电容网络，该第i个单元脉冲胞UPC_i依据该第一控制信号将所述第i个时钟信号clk_i延迟以获得第i个延迟时钟，以及该第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)。

2.如权利要求1所述的电荷域滤波器，其特征在于，依据该第一控制信号调整这些时钟信号的相位差，使得这些时钟信号的脉冲于时间上彼此不重迭。

3.如权利要求1所述的电荷域滤波器，其特征在于，该第i个单元脉冲胞UPC_i包括：

脉冲产生器，依照该第一频率取样该第i-1个单元脉冲胞UPC_(i-1)输出的该第i-1个延迟时钟，以输出该第i个时钟信号clk_i给该开关电容网络；以及

可编程延迟胞，耦接至该脉冲产生器以接收该第i个时钟信号clk_i，其中该可编程延迟胞依据该第一控制信号延迟所述第i个时钟信号clk_i以获得第i个延迟时钟，以及将所述第i个延迟时钟输出给该第i+1个单元脉冲胞UPC_(i+1)。

4.如权利要求3所述的电荷域滤波器，其特征在于，该脉冲产生器包括：

触发器，该触发器的触发端接收该第一频率，该触发器的输入端耦接至该第i-1个单元脉冲胞UPC_(i-1)以接收该第i-1个延迟时钟，该触发器的输出端输出该第i个时钟信号clk_i给该开关电容网络与该可编程延迟胞。

5.如权利要求3所述的电荷域滤波器，其特征在于，该可编程延迟胞为D型触发器串、反相器链或压控延迟线。

6.如权利要求1所述的电荷域滤波器，其特征在于，该时钟产生器还包括：

反馈控制胞，耦接至这些单元脉冲胞UPC_1～UPC_N，其中该反馈控制胞依据第三控制信号提供不同的反馈路径于这些单元脉冲胞UPC_1～UPC_N之间。

7.一种电荷域滤波器，其特征在于，包括：

开关电容网络，其输入端接收输入信号，该开关电容网络依照多个时钟信号取样该输入信号，其中这些时钟信号的相位彼此不同；以及

时钟产生器，耦接至该开关电容网络以提供这些时钟信号，其中该时钟产生器依据第一控制信号调整这些时钟信号的相位差，并依据第二控制信号调整这些时钟信号的脉冲宽度，该时钟产生器包括：

N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得第i个脉冲信号，该第i个单元脉冲胞UPC_i依据该第一控制信号将所述第i个脉冲信号延迟以获得第i个延迟时钟，以及该第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)；以及

N个可编程宽度胞PWC_1～PWC_N，其中第i个可编程宽度胞PWC_i耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该第i个可编程宽度胞PWC_i依据该第二控制信号调整该第i个脉冲信号的脉冲宽度以获得这些时钟信号中的第i个时钟信号clk_i，以及该第i个可编程宽度胞PWC_i将所述第i个时钟信号clk_i输出给该开关电容网络。

8.如权利要求7所述的电荷域滤波器，其特征在于，该第i个单元脉冲胞UPC_i包括：

脉冲产生器，依照该第一频率取样该第i-1个单元脉冲胞UPC_(i-1)输出的该第i-1个延迟时钟，以输出该第i个脉冲信号给该第i个可编程宽度胞PWC_i；以及

可编程延迟胞，耦接至该脉冲产生器以接收该第i个脉冲信号，其中该可编程延迟胞依据该第一控制信号延迟所述第i个脉冲信号以获得该第i个延迟时钟，以及将所述第i个延迟时钟输出给该第i+1个单元脉冲胞UPC_(i+1)。

9.如权利要求8所述的电荷域滤波器，其特征在于，该脉冲产生器包括：

触发器，该触发器的触发端接收该第一频率，该触发器的输入端耦接至该第i-1个单元脉冲胞UPC_(i-1)以接收该第i-1个延迟时钟，该触发器的输出端输出该第i个脉冲信号给该可编程延迟胞。

10.如权利要求8所述的电荷域滤波器，其特征在于，该可编程延迟胞为D型触发器串、反相器链或压控延迟线。

11.如权利要求8所述的电荷域滤波器，其特征在于，该可编程延迟胞为触发器串，该触发器串包括至少一触发器，该触发器包括：

纯单相位时钟触发器，该纯单相位时钟触发器的输入端做为该触发器的输入端，该纯单相位时钟触发器的触发端接收触发时钟；

及栅，该及栅的第一输入端耦接至该纯单相位时钟触发器的输出端，该及栅的第二输入端接收选择信号，该及栅的输出端做为该触发器的第二输出端；以及

多工器，该多工器的控制端接收该选择信号，该多工器的第一输入端耦接至该纯单相位时钟触发器的输入端，该多工器的第二输入端耦接至该及栅的输出端，该多工器的输出端做为该触发器的第一输出端，以连接至该触发器串中的下一级触发器的输入端。

12.如权利要求7所述的电荷域滤波器，其特征在于，该第i个可编程宽度胞PWC_i包括：

延迟线，其输入端耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，其中该延迟线的延迟时间是受控于该第二控制信号；以及

及栅，该及栅的第一输入端耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该及栅的第二输入端耦接至该延迟线的输出端，该及栅的输出端将所述第i个时钟信号clk_i输出给该开关电容网络。

13.如权利要求7所述的电荷域滤波器，其特征在于，该第i个可编程宽度胞PWC_i包括：

第一及栅，该第一及栅的第一输入端耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该第一及栅的第二输入端接收第二频率；

多工器，该多工器的控制端接收控制信号，该多工器的第一输入端耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该多工器的第二输入端耦接至该及栅的输出端；

压控延迟线，该压控延迟线的控制端接收该第二控制信号，该压控延迟线的输入端耦接至该多工器的输出端；以及

第二及栅，该及栅的第一输入端耦接至该多工器的输出端，该及栅的第二输入端耦接至该压控延迟线的输出端，该及栅的输出端做为该可编程宽度胞PWC_i的输出端，以输出不同时钟宽度给该开关电容网络。

14.如权利要求7所述的电荷域滤波器，其特征在于，该时钟产生器还包括：

反馈控制胞，耦接至这些单元脉冲胞UPC_1～UPC_N，其中该反馈控制胞依据第三控制信号提供不同的反馈路径于这些单元脉冲胞UPC_1～UPC_N之间。

15.一种电荷域滤波器，其特征在于，包括：

开关电容网络，其输入端接收输入信号，该开关电容网络依照多个时钟信号取样该输入信号，其中这些时钟信号的相位彼此不同；以及

时钟产生器，耦接至该开关电容网络以提供这些时钟信号，其中该时钟产生器依据第二控制信号调整这些时钟信号的脉冲宽度，该时钟产生器包括：

N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个脉冲信号以获得第i个脉冲信号，以及该第i个单元脉冲胞UPC_i将所述第i个脉冲信号输出给第i+1个单元脉冲胞UPC_(i+1)；以及

N个可编程宽度胞PWC_1～PWC_N，其中第i个可编程宽度胞PWC_i耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该第i个可编程宽度胞PWC_i依据该第二控制信号调整该第i个脉冲信号的脉冲宽度以获得这些时钟信号中的第i个时钟信号clk_i，以及该第i个可编程宽度胞PWC_i将所述第i个时钟信号clk_i输出给该开关电容网络。

16.如权利要求15所述的电荷域滤波器，其特征在于，该第i个单元脉冲胞UPC_i包括：

脉冲产生器，依照该第一频率取样该第i-1个单元脉冲胞UPC_(i-1)输出的该第i-1个脉冲信号，以输出该第i个脉冲信号给该第i+1个单元脉冲胞UPC_(i+1)与该第i个可编程宽度胞PWC_i。

17.如权利要求16所述的电荷域滤波器，其特征在于，该脉冲产生器包括：

触发器，该触发器的触发端接收该第一频率，该触发器的输入端耦接至该第i-1个单元脉冲胞UPC_(i-1)以接收该第i-1个脉冲信号，该触发器的输出端输出该第i个脉冲信号给该第i+1个单元脉冲胞UPC_(i+1)与该第i个可编程宽度胞PWC_i。

18.如权利要求15所述的电荷域滤波器，其特征在于，该第i个可编程宽度胞PWC_i包括：

延迟线，其输入端耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，其中该延迟线的延迟时间是受控于该第二控制信号；以及

及栅，该及栅的第一输入端耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，该及栅的第二输入端耦接至该延迟线的输出端，该及栅的输出端将所述第i个时钟信号clk_i输出给该开关电容网络。

19.如权利要求15所述的电荷域滤波器，其特征在于，该时钟产生器还包括：

反馈控制胞，耦接至这些单元脉冲胞UPC_1～UPC_N，其中该反馈控制胞依据第三控制信号提供不同的反馈路径于这些单元脉冲胞UPC_1～UPC_N之间。

20.一种时钟产生器，用以产生多个时钟信号，其特征在于，该时钟产生器包括：

N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得第i个脉冲信号，该第i个单元脉冲胞UPC_i依据第一控制信号将所述第i个脉冲信号延迟以获得第i个延迟时钟，以及该第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)；以及

N个可编程宽度胞PWC_1～PWC_N，其中第i个可编程宽度胞PWC_i耦接至该第i个单元脉冲胞UPC_i以接收该第i个脉冲信号，以及该第i个可编程宽度胞PWC_i依据第二控制信号调整该第i个脉冲信号的脉冲宽度以获得这些时钟信号中的第i个时钟信号clk_i。

21.如权利要求20所述的时钟产生器，其特征在于，该第i个单元脉冲胞UPC_i包括：

脉冲产生器，依照该第一频率取样该第i-1个单元脉冲胞UPC_(i-1)输出的该第i-1个延迟时钟，以输出该第i个脉冲信号给该第i个可编程宽度胞PWC_i；以及

可编程延迟胞，耦接至该脉冲产生器以接收该第i个脉冲信号，其中该可编程延迟胞依据该第一控制信号延迟所述第i个脉冲信号以获得该第i个延迟时钟，以及将所述第i个延迟时钟输出给该第i+1个单元脉冲胞UPC_(i+1)。

22.如权利要求21所述的时钟产生器，其特征在于，该脉冲产生器包括：

触发器，该触发器的触发端接收该第一频率，该触发器的输入端耦接至该第i-1个单元脉冲胞UPC_(i-1)以接收该第i-1个延迟时钟，该触发器的输出端输出该第i个脉冲信号给该可编程延迟胞。

23.如权利要求21所述的时钟产生器，其特征在于，该可编程延迟胞为D型触发器串、反相器链或压控延迟线。

24.一种电荷域滤波的方法，其特征在于，包括：

接收输入讯号于开关电容网络，并依照多个时钟信号取样该输入信号，其中这些时钟信号的相位彼此不同；以及

依据至少一控制信号调整时钟产生器所产生这些时钟信号的相位差，其中该时钟产生器包括N个单元脉冲胞UPC_1～UPC_N相互串联，其中第i个单元脉冲胞UPC_i依照第一频率取样第i-1个单元脉冲胞UPC_(i-1)输出的第i-1个延迟时钟以获得这些时钟信号中的第i个时钟信号clk_i，该第i个单元脉冲胞UPC_i输出该第i个时钟信号clk_i给该开关电容网络，该第i个单元脉冲胞UPC_i依据该至少一控制信号将所述第i个时钟信号clk_i延迟以获得第i个延迟时钟，以及该第i个单元脉冲胞UPC_i将所述第i个延迟时钟输出给第i+1个单元脉冲胞UPC_(i+1)。

25.如权利要求24所述的方法，其特征在于，凭借调整这些时钟信号的相位差，使得这些时钟信号的脉冲于时间上彼此不重迭。

26.如权利要求24所述的方法，其特征在于，调整这些时钟信号的脉冲宽度，使得这些时钟信号的脉冲于时间上彼此相邻接。