CN103094110B

CN103094110B - 制作半导体器件的方法

Info

Publication number: CN103094110B
Application number: CN201110335897.XA
Authority: CN
Inventors: 王新鹏; 张海洋
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-10-31
Filing date: 2011-10-31
Publication date: 2016-02-03
Anticipated expiration: 2031-10-31
Also published as: CN103094110A

Abstract

本发明公开了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有伪栅极；b）在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态；c）执行烘烤工艺，以形成固态的牺牲层；d）去除所述伪栅极上方的所述固态的牺牲层；e）以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口；f）在所述填充开口内形成金属栅极；g）去除所述固态的牺牲层；h）在所述半导体衬底和所述金属栅极上形成层间介电层。本发明的方法可以在半导体衬底上形成均匀的层间介电层，即使半导体衬底上同时存在密集区和非密集区，进而避免后续形成接触孔工艺过程中的两步氮化硅刻蚀工艺，造成的穿通现象。

Description

制作半导体器件的方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。

金属栅极技术包括先形成栅（Gate-first）工艺和后形成栅（Gate-last）工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。

图1A-1H为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100包括密集区M和非密集区N，其中密集区M内形成有伪栅极101和浅沟槽隔离102，非密集区N内几乎未形成有器件结构。在半导体衬底100上形成有氮化硅应力层103，在氮化硅应力层103上形成有层间介电层104。如图1B所示，进行化学机械研磨（CMP）工艺，直至露出伪栅极101的上表面。如图1C所示，在图1B的器件上形成掩膜层105和具有图案的光刻胶层106。如图1D所示，以光刻胶层106为掩膜对掩膜层105进行刻蚀以去除伪栅极101上方的掩膜层105，同时去除光刻胶层106。如图1E所示，以掩膜层105为掩膜去除伪栅极101，以形成容纳金属栅极的填充开口110，同时去除掩膜层105。如图1F所示，在层间介电层104上以及填充开口内形成栅极介电层（图中未示出）和金属层107。如图1G所示，进行CMP工艺去除填充开口外部的金属层107，以在填充开口内形成金属栅极108。如图1H所示，在图1G的器件上形成氮化物层109。

然而，由于密集区M内有较多的器件结构（例如，伪栅极101）支撑，因此即使在CMP工艺中对密集区M和非密集区N尽量提供相同的压力，仍然会导致非密集区N的研磨速率较大。其后果是，经两步CMP工艺（即，图1B所示的CMP工艺和图1G所示的CMP工艺）后，非密集区N内的层间介电层104已经几乎完全被消耗。而后续形成接触孔的工艺过程中包括两步氮化硅刻蚀工艺，即，首先蚀刻氮化物层109，由于具有较高的选择比停止在层间介电层104上；然后刻蚀氮化硅应力层103。然而，由于非密集区N内的氮化物层109和氮化硅应力层103之间的层间介电层104已经几乎完全被消耗，因此第一步氮化硅刻蚀工艺就直接将非密集区N内的两层氮化硅层（104和109）都刻蚀开，而停止在半导体衬底100内的源/漏极上，而造成穿通（PunchThrough）现象。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有伪栅极；b）在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态；c）执行烘烤工艺，以形成固态的牺牲层；d）去除所述伪栅极上方的所述固态的牺牲层；e）以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口；f）在所述填充开口内形成金属栅极；g）去除所述固态的牺牲层；h）在所述半导体衬底和所述金属栅极上形成层间介电层。

优选地，所述牺牲层为含硅的底部抗反射层或超深氧化物层。

优选地，所述牺牲层为含硅的底部抗反射层，且所述烘烤工艺的烘烤温度为150-300^oC。

优选地，所述d）步骤包括：在所述固态的牺牲层上依次形成保护层和具有开口图案的光刻胶层，所述开口图案与所述伪栅极相对应；以所述光刻胶层为掩膜对所述保护层进行刻蚀；以所述保护层和所述光刻胶层为掩膜去除所述伪栅极上方的所述固态的牺牲层，并去除所述光刻胶层和保护层。

优选地，所述保护层为氮化物层或低温氧化物层。

优选地，所述保护层的厚度为10-30nm。

优选地，所述a）步骤中，在所述半导体衬底和所述伪栅极上还形成有应力层。

优选地，所述d）步骤中，还包括去除所述伪栅极上方的所述应力层。

优选地，所述g）步骤中，去除所述固态的牺牲层的方法为湿法刻蚀。

优选地，在所述填充开口内形成金属栅极之前还包括形成栅极介电层的步骤。

综上所示，本发明的方法可以在半导体衬底上形成均匀的层间介电层，即使半导体衬底上同时存在密集区和非密集区，进而避免后续形成接触孔工艺过程中的两步氮化硅刻蚀工艺，造成的穿通现象。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1H为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图；

图2为根据本发明一个实施方式制作半导体器件工艺流程图；

图3A-3L为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

图2示出了根据本发明一个实施方式制作半导体器件工艺流程图，图3A-3L示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合图2和图3A-3L来详细说明本发明的制作方法。

执行步骤201，提供半导体衬底，该半导体衬底上形成有伪栅极。

如图3A所示，半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在半导体衬底300上形成有伪栅极301，其中，伪栅极301的材料可以为本领域中常用的形成伪栅极的材料，例如多晶硅。

为了便于描述本发明的方法相对于现有技术的方法所做出的改进，我们提供的半导体衬底300包括了密集区M和非密集区N。密集区M内形成有伪栅极301和用于隔离有源区的浅沟槽隔离（STI）302等，浅沟槽隔离302可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电材料形成。非密集区N内几乎未形成有器件结构。当然，半导体衬底300中还可以形成有掺杂区域（未示出），所述掺杂区域可以包括掺杂阱、浅掺杂区（LDD）、源极/漏极等等。此外，在半导体衬底300和伪栅极301上可以形成有的应力层303，以提高沟道内载流子的迁移率。

可以理解的是，本发明的方法并非仅适用于在包含密集区M和非密集区N的半导体衬底上形成均匀的层间介电层，还可以在仅包含密集区或非密集区的半导体衬底上形成均匀的层间介电层，也就是说，只要需要形成均匀地层间介电层均可以使用本发明的方法。此外，虽然图示中的密集区M内包含两个伪栅极301，而非密集区N未形成有伪栅极，但是密集区M内可以包含一个或多于两个伪栅极301，而非密集区N内也可以包含伪栅极，非密集区N是相对于密集区M包含较少的器件结构，而并非绝对的。

执行步骤202，在半导体衬底和伪栅极上涂覆液态的牺牲层，且该牺牲层烘烤后为固态。

如图3B所示，在半导体衬底300和伪栅极301上涂覆液态的牺牲层304，液态的牺牲层304经烘烤后会转变为固态。液态的牺牲层304需完全覆盖伪栅极301。牺牲层304可以为含硅的底部抗反射层（Si-BARC）或超深氧化物层（DeepUltraOxidation，DUO）等，只要是常温下位液态且经烘烤后转变为固态的材料均可以用于形成牺牲层304。

执行步骤203，执行烘烤工艺，以形成固态的牺牲层。

如图3C所示，执行烘烤工艺，使液态的牺牲层304转变为固态的牺牲层305。作为示例，当牺牲层为含硅的底部抗反射层时，烘烤工艺中的烘烤温度可以为150-300^oC。

执行步骤204，去除伪栅极上方的固态的牺牲层。

去除伪栅极上方的固态的牺牲层的方法有多种，这里将结合附图3D-3G仅对其中一种优选的方式进行详细描述。

步骤一：在固态的牺牲层上依次形成保护层和具有开口图案的光刻胶层，且开口图案与伪栅极相对应。如图3D所示，在固态的牺牲层305上形成保护层306，以在后续刻蚀工艺中保护刻蚀图案的完整度。优选地，保护层306为氮化物层或低温氧化物层。作为示例，保护层306的厚度可以为10-30nm。此外，在保护层306上还形成有具有开口图案310的光刻胶层307，其中，开口图案310与伪栅极301相对应，以便于经后续工艺去除伪栅极301。作为示例，光刻胶层307可以是采用涂覆、曝光、显影等工艺形成的。

步骤二：以光刻胶层为掩膜对保护层进行刻蚀。如图3E所示，以光刻胶层307为掩膜对保护层306进行刻蚀，以将开口图案310转移至保护层306。

步骤三：以保护层和光刻胶层为掩膜去除伪栅极上方的固态的牺牲层，并去除光刻胶层和保护层。去除固态的牺牲层的方法可以为本领域常用的干法刻蚀。

根据本发明一个实施例，半导体衬底300和伪栅极301上形成有的应力层303，因此，该步骤还包括去除伪栅极301上方的应力层303。具体地，如图3F所示，以光刻胶层307和保护层306为掩膜对固态的牺牲层305进行刻蚀，以去除伪栅极301上方的固态的牺牲层305，以暴露固态的牺牲层305的上表面；然后去除光刻胶层307。如图3G所示，以保护层306为掩膜去除伪栅极301上方的应力层303，即去除暴露出来的应力层303。在该过程中保护层303可能被消耗。

执行步骤205，以固态的牺牲层为掩膜去除伪栅极，以形成填充开口。

如图3H所示，去除伪栅极301以形成填充开口320，填充开口320用于随后在其内填充金属形成金属栅极。去除伪栅极301的方法可以为干法刻蚀，也可以为湿法刻蚀。

执行步骤206，在所述填充开口内形成栅极介电层和金属栅极。

根据本发明一个实施方式，该步骤包括以下两个步骤：首先，如图3I所示，在固态的牺牲层305上以及填充开口320内形成栅极介电层和金属层308，所述栅极介电层可以选择本领域常用的具有高介电常数的材料，金属层308的材料可以为Al；然后，如图3J所示，采用化学机械研磨工艺去除填充开口320以上的固态的牺牲层305和金属层308，以在填充开口320内形成金属栅极330。需要说明的是，填充开口320是指去除伪栅极301后在固态的牺牲层305内形成的开口，即填充开口320为在固态的牺牲层305内由伪栅极301所占据的空间。此外，在图3J中可以看出，由于密集区M内有较多的器件结构（例如，伪栅极101）支撑，因此对固态的牺牲层305进行化学机械研磨后，密集区M的上表面仍然会高于非密集区N的上表面。

执行步骤207，去除固态的牺牲层。

如图3K所示，去除固态的牺牲层305。去除固态的牺牲层305的方法可以为湿法刻蚀。根据所选择的固态的牺牲层305的材料，选择相应的刻蚀剂。虽然在形成金属栅极330后，固态的牺牲层305在密集区M和非密集区N的上表面可能存在不平整的现象，经该步去除工艺后形成层间介电层可以避免层间介电层厚度不均匀。

执行步骤308，在半导体衬底和金属栅极上形成层间介电层。

如图3L所示，在半导体衬底300和金属栅极330上形成层间介电层309，层间介电层309的材料可以为氧化硅等。可以理解的是，当半导体衬底300和伪栅极301上形成有的应力层303时，层间介电层309是形成在应力层303和伪栅极301上的。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括：

a)提供半导体衬底，所述半导体衬底上形成有伪栅极；

b)在所述半导体衬底和所述伪栅极上涂覆液态的牺牲层，且所述牺牲层烘烤后为固态,所述牺牲层为含硅的底部抗反射层或超深氧化物层；

c)执行烘烤工艺，以形成固态的牺牲层；

d)去除所述伪栅极上方的所述固态的牺牲层；

e)以所述固态的牺牲层为掩膜去除所述伪栅极，以形成填充开口；

f)在所述填充开口内形成金属栅极；

g)去除所述固态的牺牲层；

h)在所述半导体衬底和所述金属栅极上形成层间介电层。

2.如权利要求1所述的方法，其特征在于，所述牺牲层为含硅的底部抗反射层，且所述烘烤工艺的烘烤温度为150-300℃。

3.如权利要求1所述的方法，其特征在于，所述d)步骤包括：

在所述固态的牺牲层上依次形成保护层和具有开口图案的光刻胶层，所述开口图案与所述伪栅极相对应；

以所述光刻胶层为掩膜对所述保护层进行刻蚀；

以所述保护层和所述光刻胶层为掩膜去除所述伪栅极上方的所述固态的牺牲层，并去除所述光刻胶层和保护层。

4.如权利要求3所述的方法，其特征在于，所述保护层为氮化物层或低温氧化物层。

5.如权利要求3所述的方法，其特征在于，所述保护层的厚度为10-30nm。

6.如权利要求1所述的方法，其特征在于，所述a)步骤中，在所述半导体衬底和所述伪栅极上还形成有应力层。

7.如权利要求6所述的方法，其特征在于，所述d)步骤中，还包括去除所述伪栅极上方的所述应力层。

8.如权利要求1所述的方法，其特征在于，所述g)步骤中，去除所述固态的牺牲层的方法为湿法刻蚀。

9.如权利要求1所述的方法，其特征在于，在所述填充开口内形成金属栅极之前还包括形成栅极介电层的步骤。