CN103065971A - 半导体器件的形成方法和保持硼磷硅玻璃形貌的方法 - Google Patents

半导体器件的形成方法和保持硼磷硅玻璃形貌的方法 Download PDF

Info

Publication number
CN103065971A
CN103065971A CN2012105677796A CN201210567779A CN103065971A CN 103065971 A CN103065971 A CN 103065971A CN 2012105677796 A CN2012105677796 A CN 2012105677796A CN 201210567779 A CN201210567779 A CN 201210567779A CN 103065971 A CN103065971 A CN 103065971A
Authority
CN
China
Prior art keywords
hole
boron
phosphorosilicate glass
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105677796A
Other languages
English (en)
Other versions
CN103065971B (zh
Inventor
吴亚贞
楼颖颖
刘宪周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201210567779.6A priority Critical patent/CN103065971B/zh
Publication of CN103065971A publication Critical patent/CN103065971A/zh
Application granted granted Critical
Publication of CN103065971B publication Critical patent/CN103065971B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件的形成方法和保持硼磷硅玻璃形貌的方法，所述半导体器件的形成方法包括：提供有源区和保护环区的半导体衬底；形成层间介质层，在所述有源区上的层间介质层中形成对应源区位置的第一通孔，在保护环区上的层间介质层中形成对应保护环位置的第二通孔；进行离子注入，形成阱区和保护环；在第一通孔中形成硼磷硅玻璃侧墙缩小第一通孔的直径，第二通孔中形成硼磷硅玻璃层封闭第二通孔；进行源区离子注入；在第一通孔的侧墙外形成硬掩膜层以避免侧墙变形；进行退火。本发明能够实现只利用一次光刻形成的通孔，就可以完成沟槽型MOS晶体管阱区注入，源区注入，保护环注入以及形成沟槽型MOS晶体管接触孔所在的通孔。

Description

半导体器件的形成方法和保持硼磷硅玻璃形貌的方法
技术领域
本发明涉及半导体工艺，尤其涉及一种保持硼磷硅玻璃形貌的方法和半导体器件的形成方法。
背景技术
沟槽型MOS（trench MOS）晶体管作为一种新型垂直结构的功率器件，是在VDMOS（垂直双扩散金属-氧化物半导体场效应晶体管）的基础上发展起来的，但该结构与VDMOS相比有许多性能优点：如更低的导通电阻、低栅漏电荷密度，具有低的导通和开关损耗及快的开关速度。并且由于沟槽型MOS晶体管的沟道是垂直的，可通过缩短沟道区进一步提高其沟道密度，减小芯片尺寸。
图1是传统沟槽型MOS晶体管的横截面图。如图中所示，传统沟槽型MOS晶体管包括半导体衬底100、设置在半导体衬底100上的漏区101、在漏区101上形成的漂移区102与在漂移区102上形成的沟道区103；在沟道区103内形成有沟槽，栅极结构形成在所述沟槽内，栅极结构包括形成在沟槽侧壁上的栅极氧化物层106以及填充满沟槽的栅极多晶硅105。栅极结构两侧形成有源区104。从所述半导体衬底100引出漏极D，所述栅极结构中的多晶硅105引出栅极G，所述源区104引出源极S。在所述沟槽区103和源区104上形成有层间介质层107，其中，在层间介质层107中对应栅极G或者源极S的位置上，形成通孔，所述通孔中填充有金属构成栅极G或者源极S的接触孔108，所述接触孔108实现与别的半导体器件的电性连接。
在现有技术中，制作所述沟槽型MOS晶体管的过程包括：1）在半导体衬底上的漂移区中形成沟槽；2）在所述沟槽中形成沟槽型MOS晶体管的栅极G；3）阱区注入；4）源区注入；5）再沉积形成层间介质层107；6）在层间介质层107中对应栅极G或者源极S的位置上形成通孔；7）填充接触孔。在这个过程中，阱区注入、源区注入以及通孔的形成这三道工艺是依次利用三块掩膜版（MASK）来完成这三道工艺中通孔、阱区和源区的位置限定的。
为了避免闩锁效应（Latchup）的发生，会在有源区的外围加入新的掺杂区形成保护环（Guard Ring）。并且，形成所述保护环的离子注入与有源区中沟槽型MOS晶体管的阱区和源区的离子注入是分开进行的，也需要通过掩膜版（MASK）形成掩模遮挡有源区并暴露保护环区域，使得离子注入可以在保护环区域进行。
这样完成沟槽型MOS晶体管的通孔形成直至接触孔完全形成，且形成好保护环的过程中需要多块掩模板（MASK）进行多次光刻，多次光刻会带来巨大的工艺成本。
发明内容
本发明解决的问题是避免在完成沟槽型MOS晶体管的接触孔以及保护环的生产过程中，需要多次光刻，从而产生工艺成本较大的问题。
为解决上述问题，本发明提供了一种包括沟槽型MOS晶体管的半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底包括有源区和保护环区；
在所述半导体衬底的有源区形成沟槽；
在所述沟槽中形成沟槽型MOS晶体管的栅极；
在所述半导体衬底上形成层间介质层，在所述层间介质层中形成第一通孔与第二通孔，所述第一通孔与所述沟槽型MOS晶体管的源区位置对应，所述第二通孔与保护环的位置对应，并且所述第一通孔的径宽大于所述第二通孔的径宽；
进行离子注入，以在所述第一通孔暴露出的半导体衬底中形成阱区，在所述第二通孔暴露出来的半导体衬底中形成保护环；
在所述第一通孔和第二通孔中形成硼磷硅玻璃层，以在第一通孔中形成硼磷硅玻璃层的侧墙以缩小所述第一通孔的直径，在第二通孔中形成封闭所述第二通孔的硼磷硅玻璃层；
在所述第一通孔中进行源区离子注入；
在所述第一通孔的侧墙外形成硬掩膜层以避免侧墙变形；
进行离子注入退火。
可选的，在进行离子注入退火之后，还包括：利用所述硬掩膜层作为掩模刻蚀第一通孔底部暴露出来的半导体衬底；填充金属形成沟槽型MOS晶体管的接触孔。
可选的，所述退火的温度为700℃~950℃。
可选的，所述硬掩膜层为TEOS层或氮化硅层。
可选的，所述TEOS层的厚度为
Figure BDA00002642021900031
可选的，所述氮化硅层的厚度为
Figure BDA00002642021900032
其中，上述包括沟槽型MOS晶体管的半导体器件的形成方法中，包含一种保持硼磷硅玻璃形貌的方法，其包括：
提供半导体衬底，所述半导体衬底上形成有通孔或者凸出结构；
在所述通孔或者凸出结构的侧边形成硼磷硅玻璃层的侧墙；
在所述侧墙上形成硬掩膜层以限制所述硼磷硅玻璃的流动。
可选的，所述硬掩膜层为TEOS层或氮化硅层。
可选的，所述TEOS层的厚度大于
Figure BDA00002642021900041
可选的，所述氮化硅层的厚度大于
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案提供的包括沟槽型MOS晶体管的半导体器件的制作方法中先形成内径较大的作为沟槽型MOS晶体管接触孔的第一通孔和作为保护环离子注入的第二通孔，然后进行阱区注入和保护环注入，然后利用硼磷硅玻璃形成在作为沟槽型MOS晶体管接触孔的第一通孔的侧墙处，缩小第一通孔的内径，而封闭作为保护环离子注入的第二通孔，再进行沟槽型MOS晶体管的进行源区离子注入。这样的工艺安排，能够实现只利用一次光刻形成的通孔，就可以完成沟槽型MOS晶体管阱区注入，源区注入，保护环注入以及形成沟槽型MOS晶体管接触孔所在的通孔。
并且在进行源区离子注入之后，在第一通孔内形成硬掩膜层抑制BPSG层回流或变形。这样的工艺安排使得BPSG层不会在离子注入之后的退火中回流将第一通孔堵住，使得前述将沟槽型MOS晶体管阱区注入，源区注入，保护环注入以及形成沟槽型MOS晶体管接触孔所在的通孔的工艺能够无影响的结合在制作沟槽型MOS晶体管的工艺中，并且工艺结合巧妙，操作简单。
附图说明
图1是现有的一种沟槽型MOS晶体管的截面示意图；
图2至图8是本发明具体实施例中提供的同时形成沟槽型MOS晶体管和保护环的工艺示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明的技术方案提供的一种同时形成沟槽型MOS晶体管和保护环的工艺，具体的，如图2至图8，其包括：
首先，如图2所示，提供半导体衬底，所述半导体衬底包括有源区10和保护环区20。
在本实施例中，所述半导体衬底包括体硅层100、形成在所述体硅层100上的重掺杂的N型硅层101，以及N型硅层101上外延生长的轻掺杂的N型外延层102'作为漂移区。
接下来，如图3所示，在所述半导体衬底的有源区10形成沟槽，在所述沟槽中形成沟槽型MOS晶体管的栅极。
其具体工艺可以包括：在半导体衬底上旋涂光刻胶，利用曝光显影工艺使得光刻胶在有源区10定义出沟槽的位置和形状，然后利用等离子体刻蚀工艺在所述N型外延层102'中形成沟槽，再利用热氧化或者沉积工艺在所述沟槽中形成栅氧化层106，然后再利用沉积工艺在所述沟槽内填充满栅极材料层105，以作为所述沟槽型MOS晶体管的栅极。
接下来，如图4所示，在所述半导体衬底上形成层间介质层107，位于所述有源区10的层间介质层107中形成有第一通孔1，所述第一通孔1与所述沟槽型MOS晶体管的源区位置对应；位于所述保护环区20的层间介质层107中形成有第二通孔2，所述第二通孔2与保护环位置对应。所述第一通孔1的径宽大于第二通孔2，且所述第一通孔1的径宽大于设定的所述沟槽型MOS晶体管的接触孔的尺寸。在一个实施例中，所述第一通孔1的径宽为0.5um~0.9um，所述第二通孔2的径宽为0.2um~0.3um。
所述层间介质层107可以为二氧化硅层、磷硅玻璃层或低K介质层等。在层间介质层107中形成有第一通孔1、第二通孔2的具体工艺可以为：在层间介质层107上形成光刻胶，曝光显影后使得光刻胶同时在有源区10和保护环区20定义出第一通孔1、第二通孔2的位置和形状，然后利用刻蚀工艺在介质层107中形成第一通孔1、第二通孔2。其中，在有源区10的第一通孔1，在后续工艺中需要作为沟槽型MOS晶体管的源极离子注入的掩模图形，以及形成为或作为源极上方的接触孔；在保护环区20的第二通孔2，作为保护环离子注入的掩模图形。
接下来，如图5所示，在所述第一通孔1暴露出的N型外延层102'中进行阱区离子注入，在所述第二通孔2暴露出来的N型外延层102'中进行保护环离子注入，以在所述N型外延层102'中对应第一通孔1的表面形成沟槽型MOS晶体管的阱区103，在所述N型外延层102'中对应第二通孔2的表面形成保护环203。对于本实施例来说，所述阱区离子注入和保护环离子注入为P型离子注入，为同时进行。在离子注入之后可进一步进行退火工艺。
接下来，如图6所示，填充硼磷硅玻璃，在所述第一通孔1中形成侧墙110，在第二通孔2中封闭所述第二通孔2。
硼磷硅玻璃（boro-phospho-silicate-glass，BPSG）是一种掺硼和磷的二氧化硅玻璃。BPSG具有填充能力较好且流动性较好的性质，其通过回流可得平坦的表面。BPSG可通过化学气相沉积来形成，具体的，可以采用SiH4、O2、PH3和B2H6的混合气体，在400℃~450℃的温度下形成。
所述形成侧墙的工艺为：利用沉积工艺在第一通孔1和第二通孔2的内形成BPSG，其中，同时会在层间介质层107的表面形成一层BPSG。由于第一通孔1的径宽大于第二通孔2的径宽，通过调节所形成的BPSG的厚度，可以使得在第一通孔1内仅侧壁和底部为BPSG覆盖，而在第二通孔2内的BPSG层120则可实现封闭第二通孔2。其中，为避免沉积的BPSG层太厚，堵塞所述第一通孔1，在所述第二通孔2中，所述BPSG层120可以为部分填充所述第二通孔2，只要能够实现封闭所述第二通孔2的效果即可，可以在后续工艺中，再进行别的填充工艺，使所述第二通孔2被填满。为了清晰的凸显本发明的技术方案中的主要步骤，本实施例中以所述第二通孔2被填满为例。在形成BPSG之后，利用垂直方向的等离子刻蚀工艺去除第一通孔1底部的BPSG和层间介质层107的表面的BPSG，保留在第一通孔1侧壁上的BPSG作为侧墙110，而在第二通孔2内的BPSG层120仍将所述第二通孔2封闭。所述第一通孔1因为侧墙110的形成而减小了内径。所述侧墙110的厚度可以为
Figure BDA00002642021900071
优选的，在形成侧墙110之后，还包括一步回流，使得第一通孔1内的BPSG侧墙110的表面更光滑，而第二通孔2内的BPSG层120的填充效果更好。
在其它实施例中，所述第一通孔1的内壁和BPSG形成的侧墙之间还可以具有其它材质形成的侧墙，如TEOS（正硅酸乙酯）形成的侧墙。
形成侧墙110后，以层间介质层107和侧墙110为掩模进行离子注入，其中在所述第一通孔1中进行的为源区离子注入。由于在第一通孔1中形成了侧墙110，所述第一通孔110的内径减小了，在这一步骤中进行的离子注入的区域会小于前一步骤中只以层间介质层107作为离子注入的掩模形成的离子注入区103。
这样的工艺安排，能够实现只利用一次光刻形成的通孔，就可以完成沟槽型MOS晶体管阱区注入，源区注入，以及保护环注入。
而对于第一通孔1来说，其在后续工艺会形成为源极上的接触孔，则其中金属的填充效果对于器件的性能影响很大。而由于本步骤中所述侧墙的材质是BPSG，如果进行离子注入之后的退火，所述BPSG可能会在退火的过程中发生变形，使得所述通孔的内部的形状不好，不利于后续对通孔的填充。
接下来，如图7所示，在所述第一通孔1的侧墙上形成硬掩膜层130以避免侧墙110变形。
为了防止第一通孔1中的BPSG的侧墙110变形，在所述有源区10内的第一通孔1内的侧墙110上形成硬掩膜层130，以抑制BPSG的变形引起的通孔内部形貌的变化。形成硬掩膜层130的工艺和形成侧墙的工艺类似。所述硬掩膜层130可以为TEOS层或者氮化硅层。所述硬掩膜层130太薄了不能起到很好的抑制BPSG变形的作用，太厚了会使得第一通孔1内径太小，甚至堵塞第一通孔1，不利于后续工艺中对第一通孔1的填充。经过发明人的多次试验和测试，所述硬掩膜层130为TEOS层时，其厚度大于可以起到抑制BPSG变形的作用。当所述硬掩膜层130为氮化硅层时，其厚度大于
Figure BDA00002642021900082
可以起到抑制BPSG变形的作用。一般情况下，所述硬掩膜层130的厚度小于
Figure BDA00002642021900083
时，可以避免影响第一通孔1后续的填充。
在第一通孔1中形成硬掩膜层130之后，可进行退火工艺。所述退火工艺的目的是使得前面步骤中的源区离子注入的离子具有活性。所述退火的温度为900℃~1000℃，能使得离子被激活，分别在对应于所述第一通孔1的N型重掺杂外延层102'中形成源区104。经过发明多次实验，优选的，退火的温度为950℃左右能达到最好的效果。
接下来，如图8所示，利用所述硬掩膜层130作为掩模刻蚀第一通孔1底部暴露出来的N型重掺杂外延层102'；填充金属108形成沟槽型MOS晶体管的接触孔。
所述刻蚀使得所述第一通孔1部分伸入到N型重掺杂外延层102'中的源区104中，确保后续形成的接触孔能够充分的与源区104相接触。然后沉积金属层108填充第一通孔1形成所述沟槽型MOS晶体管源区104上的接触孔。
综上所述，在进行源区离子注入和保护环离子注入之后，在第一通孔1内形成硬掩膜层130抑制BPSG层回流或变形。这样的工艺安排使得BPSG层不会在离子注入之后的退火中回流将第一通孔堵住，使得前述将沟槽型MOS晶体管阱区注入，源区注入，保护环注入以及形成沟槽型MOS晶体管接触孔所在的通孔的工艺能够无影响的结合在制作沟槽型MOS晶体管的工艺中，并且工艺结合巧妙，操作简单。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括有源区和保护环区；
在所述半导体衬底的有源区形成沟槽；
在所述沟槽中形成沟槽型MOS晶体管的栅极；
在所述半导体衬底上形成层间介质层，在所述层间介质层中形成第一通孔与第二通孔，所述第一通孔与所述沟槽型MOS晶体管的源区位置对应，所述第二通孔与保护环的位置对应，并且所述第一通孔的径宽大于所述第二通孔的径宽；
进行离子注入，以在所述第一通孔暴露出的半导体衬底中形成阱区，在所述第二通孔暴露出的半导体衬底中形成保护环；
形成硼磷硅玻璃材料，以在第一通孔中形成硼磷硅玻璃侧墙以缩小所述第一通孔的直径，在第二通孔中形成封闭所述第二通孔的硼磷硅玻璃层；
进行源区离子注入，以在所述第一通孔下方的阱区内形成源区；
在所述第一通孔的侧墙外形成硬掩膜层以避免侧墙变形；
进行离子注入退火。
2.如权利要求1所述的形成方法，其特征在于，在进行离子注入退火之后，还包括：利用所述硬掩膜层作为掩模刻蚀第一通孔底部暴露出来的半导体衬底；填充金属形成沟槽型MOS晶体管的接触孔。
3.如权利要求1所述的形成方法，其特征在于，所述退火的温度为700℃~950℃。
4.如权利要求1所述的形成方法，其特征在于，所述硬掩膜层为TEOS层或氮化硅层。
5.如权利要求4所述的形成方法，其特征在于，所述TEOS层的厚度为
Figure FDA00002642021800011
Figure FDA00002642021800012
6.如权利要求4所述的形成方法，其特征在于，所述氮化硅层的厚度为
Figure FDA00002642021800021
Figure FDA00002642021800022
7.一种保持硼磷硅玻璃形貌的方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有通孔或者凸出结构；
在所述通孔或者凸出结构的侧边形成材质包含硼磷硅玻璃的侧墙；
在所述侧墙上形成硬掩膜层以限制所述硼磷硅玻璃的流动。
8.如权利要求7所述的保持硼磷硅玻璃形貌的方法，其特征在于，所述硬掩膜层为TEOS层或氮化硅层。
9.如权利要求8所述的保持硼磷硅玻璃形貌的方法，其特征在于，所述TEOS层的厚度大于
Figure FDA00002642021800023
10.如权利要求8所述的保持硼磷硅玻璃形貌的方法，其特征在于，所述氮化硅层的厚度大于
Figure FDA00002642021800024
11.如权利要求7所述的保持硼磷硅玻璃形貌的方法，其特征在于，所述凸出结构为栅极结构。
CN201210567779.6A 2012-12-24 2012-12-24 半导体器件的形成方法和保持硼磷硅玻璃形貌的方法 Active CN103065971B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210567779.6A CN103065971B (zh) 2012-12-24 2012-12-24 半导体器件的形成方法和保持硼磷硅玻璃形貌的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210567779.6A CN103065971B (zh) 2012-12-24 2012-12-24 半导体器件的形成方法和保持硼磷硅玻璃形貌的方法

Publications (2)

Publication Number Publication Date
CN103065971A true CN103065971A (zh) 2013-04-24
CN103065971B CN103065971B (zh) 2017-02-22

Family

ID=48108539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210567779.6A Active CN103065971B (zh) 2012-12-24 2012-12-24 半导体器件的形成方法和保持硼磷硅玻璃形貌的方法

Country Status (1)

Country Link
CN (1) CN103065971B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103441149A (zh) * 2013-08-29 2013-12-11 上海宏力半导体制造有限公司 沟槽功率器件及其制作方法
CN105765728A (zh) * 2013-12-24 2016-07-13 英特尔公司 使用可流动电介质材料的沟槽隔离的技术

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6445140A (en) * 1987-08-13 1989-02-17 Matsushita Electronics Corp Manufacture of semiconductor device
JPH0346329A (ja) * 1989-07-14 1991-02-27 Nec Corp 半導体装置
CN102088035A (zh) * 2010-09-21 2011-06-08 上海韦尔半导体股份有限公司 沟槽式mosfet及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6445140A (en) * 1987-08-13 1989-02-17 Matsushita Electronics Corp Manufacture of semiconductor device
JPH0346329A (ja) * 1989-07-14 1991-02-27 Nec Corp 半導体装置
CN102088035A (zh) * 2010-09-21 2011-06-08 上海韦尔半导体股份有限公司 沟槽式mosfet及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103441149A (zh) * 2013-08-29 2013-12-11 上海宏力半导体制造有限公司 沟槽功率器件及其制作方法
CN105765728A (zh) * 2013-12-24 2016-07-13 英特尔公司 使用可流动电介质材料的沟槽隔离的技术
US10147634B2 (en) 2013-12-24 2018-12-04 Intel Corporation Techniques for trench isolation using flowable dielectric materials
CN105765728B (zh) * 2013-12-24 2020-02-21 英特尔公司 使用可流动电介质材料的沟槽隔离的技术

Also Published As

Publication number Publication date
CN103065971B (zh) 2017-02-22

Similar Documents

Publication Publication Date Title
US7378312B2 (en) Recess gate transistor structure for use in semiconductor device and method thereof
CN101312211B (zh) 半导体器件及其制造方法
CN102270663B (zh) 具有超结结构的平面型功率mosfet器件及其制造方法
US8969952B2 (en) Semiconductor device with reduced miller capacitance and fabrication method thereof
CN103545364B (zh) 自对准接触孔的小尺寸mosfet结构及制作方法
CN104576743B (zh) 沟槽功率mos器件及其制造方法
CN102074577B (zh) 一种垂直沟道场效应晶体管及其制备方法
CN101764155A (zh) 沟槽式场效应管及其制备方法
CN102751193A (zh) 金氧半导体半导体装置及其制造方法
CN104377244A (zh) 一种降低ldmos导通电阻的器件结构
CN102456738A (zh) 一种vdmos晶体管
CN104425520B (zh) 半导体器件及形成方法
US20130164915A1 (en) Method for fabricating power semiconductor device with super junction structure
CN103839822A (zh) 鳍式场效应晶体管及其形成方法
CN103000534A (zh) 沟槽式p型金属氧化物半导体功率晶体管制造方法
CN102737970B (zh) 半导体器件及其栅介质层制造方法
CN103000533A (zh) 自对准超结功率晶体管的制作方法
CN203910798U (zh) 一种u形沟道的半浮栅存储器
CN103065971A (zh) 半导体器件的形成方法和保持硼磷硅玻璃形貌的方法
CN103295899A (zh) FinFET器件制造方法
CN102945808A (zh) 沟槽型mos晶体管制造方法
CN204375758U (zh) 具有超高元胞密度的深沟槽功率mos器件
CN104576732A (zh) 一种寄生FinFET的横向双扩散半导体器件
CN116960061A (zh) 具有不同工作电压的mos晶体管的集成结构和制造方法
CN106298526A (zh) 准绝缘体上硅场效应晶体管器件的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140414

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140414

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant