CN103035722A - 射频ldmos器件及制造方法 - Google Patents

Abstract

本发明公开了一种射频LDMOS器件，其法拉第盾为单层金属层且其位于漏端漂移区上方的部分包括三个以上深度依次递减的竖直结构，竖直结构的设置能够起到提拉电场的作用，通过竖直结构的长度的差异结合以及与漏端距离的不同能够使得法拉第盾下方的电场更加均匀地分布，提高了器件的击穿电压；本发明不需要多层金属淀积就能实现较高的击穿电压，能够减少器件制造过程中的金属淀积、刻蚀过程，从而器件制造工艺简单，工艺成本降低。本发明还公开了一种射频LDMOS器件的制造方法。

Description

射频LDMOS器件及制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种射频LDMOS器件；本发明还涉及一种射频LDMOS器件的制造方法。

背景技术

RF LDMOS（射频横向扩散金属氧化物半导体）器件是半导体集成电路技术与微波电子技术融合而成的新一代集成化的固体微波功率半导体产品，具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率器件，被广泛用于GSM，PCS，W-CDMA基站的功率放大器，以及无线广播与核磁共振等方面。

在RF LDMOS的设计过程中，要求小的导通电阻和大的击穿电压，同时由于其栅漏电容决定了截止频率的大小，因而栅漏电容也应越小越好。较高的击穿电压有助于保证器件在实际工作时的稳定性，如工作电压为50V的射频LDMOS器件，其击穿电压需要达到110V以上，而导通电阻Rdson则会直接影响到器件的输出功率与增益等特性。

如图1所示，为现有一种射频LDMOS器件的结构。在P型半导体衬底如P型硅衬底1上形成有P型外延层如P型硅外延层10，在P型外延层10中形成有一P阱11以及N型漏端轻掺杂漂移区12，所述P阱11与所述N型漏端轻掺杂漂移区12相隔一端横向距离且不接触。

所述P阱11上部形成有由N+区组成的源区24。所述N型漏端轻掺杂漂移区12中形成有有N+区组成的漏区21。源区24和漏区21的N型杂质浓度比N型漏端轻掺杂漂移区12的N型杂质浓度高。

在所述P阱11中形成有穿过所述P阱11上位接触柱13，接触柱13由填充于深沟槽中的P型多晶硅或金属组成，所述接触柱13的底部和位于P型半导体衬底1中。

在所述P阱11中形成有由P+区组成的P阱引出区22，用于引出所述P阱11。P阱引出区22还和接触柱13相连接。

多晶硅栅15形成于部分所述P阱11上方并和所述P阱11之间隔离有栅氧化层14，被所述多晶硅栅15所覆盖的部分所述P阱11用于形成沟道，所述多晶硅栅15和所述栅氧化层14还延伸到靠近漏端一侧的所述P型外延层10上并和所述N型漏端轻掺杂漂移区12相交叠。

在所述多晶硅栅15表面上以及所述多晶硅栅15外部的所述N型漏端轻掺杂漂移区12表面上形成有介质层如氧化硅层16，所述多晶硅栅15的靠近所述N型漏端轻掺杂漂移区12一侧的边界为所述多晶硅栅15的漏端边界，所述介质层16在所述多晶硅栅15的漏端边界上形成有一台阶结构。

一金属层17形成于所述介质层16的位于所述多晶硅栅15的漏端边界处的台阶结构上，所述金属层17的一侧延伸到所述多晶硅栅15上方的所述介质层16上、所述金属层17的另一侧延伸到所述N型漏端轻掺杂漂移区12上方的所述介质层16上，由所述金属层17组成法拉第盾(Faraday shield)17。

常见的射频LDMOS器件的结构，其在漏端有轻掺杂漂移区（LDD）12，从而使其具有较大的击穿电压（BV），同时由于其漏端轻掺杂漂移区12掺杂浓度较淡，使其具有较大的导通电阻（Rdson）。法拉第盾17的作用是降低反馈的栅漏电容（Cgd），同时由于其在应用中处于零电位，可以起到场板的作用，通过改变其长度或者其下方氧化硅厚度，在某种程度上可以降低表面电场，从而增大器件的击穿电压，并且能够起到抑制热载流子注入的作用。

如图1所示的法拉第盾17为单层金属层，该单层金属层为

状即为一台阶结构，包括延伸到所述多晶硅栅15上方的所述介质层16上的第一部分171、延伸到所述N型漏端轻掺杂漂移区12上方的所述介质层16上的第二部分172、位于台阶结构处的第三部分173，该种法拉第盾为单层金属层17的RF LDMOS击穿电压很难达到非常大的击穿电压。

RF LDMOS在高电压应用中（工作电压为50V），为了使其具有较大的安全工作区，目前业界通常采用具有两层或多层金属层的法拉第盾的结构，如图2、图3所示，第一层金属层与图1所示单层金属层相同，其它各金属层依序位于第一层金属层的台阶结构上方，各层金属层之间有介质层16隔离。法拉第盾17为两层或多层金属层，有利于电场分布更均匀，所以具有该法拉第盾结构的RF LDMOS，具有大的击穿电压，一般为110V以上。但是法拉第盾为两层或多层金属层的RF LDMOS在制作工艺过程中，需要进行两层（或多层）金属层的制作，需要至少两次金属层淀积及刻蚀过程，制造工艺复杂。

发明内容

本发明要解决的技术问题是提供一种射频LDMOS器件，能使器件具有较高击穿电压，并能简化器件的制造工艺、降低工艺成本。为此，本发明还提供一种射频LDMOS器件的制造方法。

为解决上述技术问题，本发明提供的射频LDMOS器件包括：P型外延层，形成于半导体衬底上；N型漏端轻掺杂漂移区，形成于所述P型外延层中；P阱，形成于所述P型外延层中，所述P阱和所述N型漏端轻掺杂漂移区之间相隔一横向距离；多晶硅栅，形成于部分所述P阱上方并和所述P阱之间隔离有栅氧化层，被所述多晶硅栅所覆盖的部分所述P阱用于形成沟道，所述多晶硅栅和所述栅氧化层还延伸到靠近漏端一侧的所述P型外延层上并和所述N型漏端轻掺杂漂移区相交叠；在所述多晶硅栅表面上以及所述多晶硅栅外部的所述N型漏端轻掺杂漂移区表面上形成有介质层，所述多晶硅栅的靠近所述N型漏端轻掺杂漂移区一侧的边界为所述多晶硅栅的漏端边界，所述介质层在所述多晶硅栅的漏端边界上形成有一台阶结构。

所述介质层的位于所述N型漏端轻掺杂漂移区上方的平坦区域处形成有三个以上沟槽，从所述多晶硅栅的漏端边界处的远离所述多晶硅栅的方向上各所述沟槽的深度依次递减、且各所述沟槽的底部都位于所述介质层中，各所述沟槽的侧面和所述多晶硅栅的侧面平齐；一金属层形成于所述介质层的位于所述多晶硅栅的漏端边界处的台阶结构上，所述金属层的一侧延伸到所述多晶硅栅上方的所述介质层上、所述金属层的另一侧延伸到所述N型漏端轻掺杂漂移区上方的所述介质层上并将各所述沟槽完全填充，由所述金属层组成法拉第盾。

进一步的改进是，所述沟槽的数量为三个，三个所述沟槽的宽度为0.1微米～0.3微米，各相邻的所述沟槽之间的间隔为0.1微米～0.3微米，三个所述沟槽组成的整体区域的宽度为0.8微米～1.5微米。

进一步的改进是，所述沟槽的数量为三个，从所述多晶硅栅的漏端边界处远离所述多晶硅栅的方向上，第一个沟槽的深度为2500埃～5500埃，第二个沟槽的深度为1000埃～2500埃，第三个沟槽的深度为0埃～1000埃。

进一步的改进是，所述介质层为氧化硅层。

进一步的改进是，在所述N型漏端轻掺杂漂移区中形成有N+掺杂的漏区，该漏区和所述多晶硅栅的漏端边界相隔一段距离；在所述P阱中形成有N+掺杂的源区，该源区和所述多晶硅栅的源端边界自对准；在所述P阱中还形成有P+掺杂的P阱引出区，该P阱引出区用于引出所述P阱。

为解决上述技术问题，本发明提供的制造射频LDMOS器件的方法包括以下步骤：

步骤一、在半导体衬底上形成P型外延层，在所述P型外延层中形成P阱。

步骤二、在所述半导体衬底正面依次形成栅氧化层和多晶硅栅，对所述栅氧化层和所述多晶硅栅进行光刻刻蚀形成栅极图形，刻蚀后的所述多晶硅栅覆盖于部分所述P阱上方并和所述P阱之间隔离有栅氧化层，被所述多晶硅栅所覆盖的部分所述P阱用于形成沟道；所述多晶硅栅和所述栅氧化层还延伸到靠近漏端的所述P型外延层上。

步骤三、采用离子注入工艺形成N型漏端轻掺杂漂移区，所述N型漏端轻掺杂漂移区位于所述多晶硅栅的漏端边界外侧的所述P型外延层中，所述P阱和所述N型漏端轻掺杂漂移区之间相隔一横向距离，所述多晶硅栅和所述N型漏端轻掺杂漂移区相交叠。

步骤四、在所述半导体衬底正面淀积介质层，所述介质层形成于所述多晶硅栅、以及所述多晶硅栅外部的所述N型漏端轻掺杂漂移区、所述P阱和所述P型外延层表面上，所述多晶硅栅的靠近所述N型漏端轻掺杂漂移区一侧的边界为所述多晶硅栅的漏端边界，所述介质层在所述多晶硅栅的漏端边界上形成有一台阶结构。

步骤五、采用光刻刻蚀工艺对所述介质层进行刻蚀，在所述介质层的位于所述N型漏端轻掺杂漂移区上方的平坦区域处依次形成三个以上沟槽，从所述多晶硅栅的漏端边界处的远离所述多晶硅栅的方向上各所述沟槽的深度依次递减、且各所述沟槽的底部都位于所述介质层中，各所述沟槽的侧面和所述多晶硅栅的侧面平齐。

步骤六、在所述半导体衬底正面淀积一金属层，该金属层将各所述沟槽完全填充；对所述金属层经过光刻刻蚀；刻蚀后的所述金属层位于所述介质层的位于所述多晶硅栅的漏端边界处的台阶结构上，所述金属层的一侧延伸到所述多晶硅栅上方的所述介质层上、所述金属层的另一侧延伸到所述N型漏端轻掺杂漂移区上方的所述介质层上并将各所述沟槽完全填充，由所述金属层组成法拉第盾。

进一步的改进是，步骤五中采用采用三次光刻刻蚀工艺对所述介质层进行刻蚀并形成三个所述沟槽，三个所述沟槽的宽度为0.1微米～0.3微米，各相邻的所述沟槽之间的间隔为0.1微米～0.3微米，三个所述沟槽组成的整体区域的宽度为0.8微米～1.5微米。

进一步的改进是，步骤五中采用采用三次光刻刻蚀工艺对所述介质层进行刻蚀并形成三个所述沟槽，从所述多晶硅栅的漏端边界处远离所述多晶硅栅的方向上，第一个沟槽的深度为2500埃～5500埃，第二个沟槽的深度为1000埃～2500埃，第三个沟槽的深度为0埃～1000埃。

进一步的改进是，所述介质层为氧化硅层。

进一步的改进是，步骤一中采用P型离子注入加退火推阱工艺形成所述P阱；步骤三中所述N型漏端轻掺杂漂移区中的离子注入工艺采用步骤二中所述多晶硅栅刻蚀时的光刻胶做掩模。

本发明射频LDMOS器件的法拉第盾为单层金属层结构，法拉第盾位于N型漏端轻掺杂漂移区上方的部分包括三个以上深度依次递减的填充于沟槽中的竖直结构，各竖直结构的设置能够起到提拉电场的作用，竖直结构的深度越大提拉电场的作用越强，通过三个以上竖直结构的长度的差异结合以及与漏端距离的不同能够使得法拉第盾下方的电场更加均匀地分布，从而提高了器件的击穿电压BV，本发明器件仅包括有单层金属层组成的法拉第盾即可实现比现有包括有两层金属层组成的法拉第盾结构的器件更高的击穿电压；所以本发明不需要多层金属淀积就能实现较高的击穿电压，能够减少器件制造过程中的金属淀积、刻蚀过程，从而器件制造工艺简单，工艺成本降低。

附图说明

为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有一种法拉第盾为普通单层金属层的RF LDMOS器件的结构示意图；

图2是现有一种法拉第盾为两层金属层的RF LDMOS器件的结构示意图；

图3是现有一种法拉第盾为三层金属层的RF LDMOS器件的结构示意图；

图4是本发明实施例RF LDMOS器件的结构示意图；

图5是本发明实施例RF LDMOS器件的制造方法步骤一中的器件结构示意图；

图6是本发明实施例RF LDMOS器件的制造方法步骤二中的器件结构示意图；

图7是本发明实施例RF LDMOS器件的制造方法步骤三中的器件结构示意图；

图8是本发明实施例RF LDMOS器件的制造方法步骤四中的器件结构示意图；

图9是本发明实施例RF LDMOS器件的制造方法步骤五中的器件结构示意图；

图10是现有法拉第盾为两层金属层的RF LDMOS器件在击穿时的碰撞电离图；

图11是本发明实施例RF LDMOS器件在击穿时的碰撞电离图；

图12是本发明实施例RF LDMOS器件及现有法拉第盾为两层金属层的RF LDMOS器件的N型漏端轻掺杂漂移区横向电场强度随距离的分布；

图13是本发明实施例RF LDMOS器件及现有法拉第盾为两层金属层的RF LDMOS器件的击穿电压仿真结果。

具体实施方式

如图4是本发明的射频LDMOS器件的结构一实施例示意图；本发明实施例射频LDMOS器件包括：

P型外延层10，形成于半导体衬底如硅衬底1上。

N型漏端轻掺杂漂移区12，形成于所述P型外延层10中。

P阱11，形成于所述P型外延层10中，所述P阱11和所述N型漏端轻掺杂漂移区12之间相隔一横向距离。

多晶硅栅15，形成于部分所述P阱11上方并和所述P阱11之间隔离有栅氧化层14，被所述多晶硅栅15所覆盖的部分所述P阱11用于形成沟道，所述多晶硅栅15和所述栅氧化层14还延伸到靠近漏端一侧的所述P型外延层10上并和所述N型漏端轻掺杂漂移区12相交叠。

在所述多晶硅栅15表面上以及所述多晶硅栅15外部的所述N型漏端轻掺杂漂移区12表面上形成有介质层16，较佳选择为，所述介质层16为氧化硅层。所述多晶硅栅15的靠近所述N型漏端轻掺杂漂移区12一侧的边界为所述多晶硅栅15的漏端边界，所述介质层16在所述多晶硅栅15的漏端边界上形成有一台阶结构。

所述介质层16的位于所述N型漏端轻掺杂漂移区12上方的平坦区域处形成有三个以上沟槽。从所述多晶硅栅15的漏端边界处的远离所述多晶硅栅15的方向上各所述沟槽的深度依次递减、且各所述沟槽的底部都位于所述介质层16中，各所述沟槽的侧面和所述多晶硅栅15的侧面平齐。较佳选择为，所述沟槽的数量为三个，三个所述沟槽的宽度为0.1微米～0.3微米，各相邻的所述沟槽之间的间隔为0.1微米～0.3微米，三个所述沟槽组成的整体区域的宽度为0.8微米～1.5微米。从所述多晶硅栅15的漏端边界处远离所述多晶硅栅15的方向上，第一个沟槽的深度为2500埃～5500埃，第二个沟槽的深度为1000埃～2500埃，第三个沟槽的深度为0埃～1000埃。

一金属层17形成于所述介质层16的位于所述多晶硅栅15的漏端边界处的台阶结构上，所述金属层17的一侧延伸到所述多晶硅栅15上方的所述介质层16上、所述金属层17的另一侧延伸到所述N型漏端轻掺杂漂移区12上方的所述介质层16上并将各所述沟槽完全填充，由所述金属层17组成法拉第盾17。

在所述N型漏端轻掺杂漂移区12中形成有N+掺杂的漏区21，该漏区21和所述多晶硅栅15的漏端边界相隔一段距离。

在所述P阱11中形成有N+掺杂的源区24，该源区24和所述多晶硅栅15的源端边界自对准。

在所述P阱11中还形成有P+掺杂的P阱引出区22，该P阱引出区22用于引出所述P阱11。

在所述P阱11中形成有穿过所述P阱11上位接触柱13，接触柱13由填充于深沟槽中的P型多晶硅或金属组成，所述接触柱13的底部和位于P型半导体衬底1中。P阱引出区22还和接触柱13相连接。

本发明实施例射频LDMOS器件的制造方法包括以下步骤：

步骤一、如图5所示，在半导体衬底如硅衬底1上形成P型外延层10。采用P型离子注入加高温退火推阱工艺在所述P型外延层10中形成P阱11。

步骤二、如图5所示，在所述半导体衬底1正面依次形成栅氧化层14和多晶硅栅15，对所述栅氧化层14和所述多晶硅栅15进行光刻刻蚀形成栅极图形，刻蚀后的所述多晶硅栅15覆盖于部分所述P阱11上方并和所述P阱11之间隔离有栅氧化层14，被所述多晶硅栅15所覆盖的部分所述P阱11用于形成沟道；所述多晶硅栅15和所述栅氧化层14还延伸到靠近漏端的所述P型外延层10上。

步骤三、如图5所示，采用步骤二中所述多晶硅栅15刻蚀时的光刻胶做掩模，采用离子注入工艺形成N型漏端轻掺杂漂移区12。所述N型漏端轻掺杂漂移区12位于所述多晶硅栅15的漏端边界外侧的所述P型外延层10中，所述P阱11和所述N型漏端轻掺杂漂移区12之间相隔一横向距离，所述多晶硅栅15和所述N型漏端轻掺杂漂移区12相交叠。

采用N+离子注入工艺，同时在所述N型漏端轻掺杂漂移区12中形成N+掺杂的漏区21和在所述P阱11中形成有N+掺杂的源区24，所述漏区21和所述多晶硅栅15的漏端边界相隔一段距离，所述源区24和所述多晶硅栅15的源端边界自对准。

采用P+离子注入工艺，在所述P阱11中还形成P+掺杂的P阱引出区22，该P阱引出区22用于引出所述P阱11。

步骤四、如图6所示，在所述半导体衬底1正面淀积介质层16，所述介质层16为氧化硅层。所述介质层16形成于所述多晶硅栅15、以及所述多晶硅栅15外部的所述N型漏端轻掺杂漂移区12、所述P阱11和所述P型外延层10表面上，所述多晶硅栅15的靠近所述N型漏端轻掺杂漂移区12一侧的边界为所述多晶硅栅15的漏端边界，所述介质层16在所述多晶硅栅15的漏端边界上形成有一台阶结构。

步骤五、如图7所示，采用光刻刻蚀工艺对所述介质层16进行刻蚀，在所述介质层16的位于所述N型漏端轻掺杂漂移区12上方的平坦区域处依次形成三个以上沟槽，从所述多晶硅栅15的漏端边界处的远离所述多晶硅栅15的方向上各所述沟槽的深度依次递减、且各所述沟槽的底部都位于所述介质层16中，各所述沟槽的侧面和所述多晶硅栅15的侧面平齐。

光刻刻蚀工艺的次数根据所述沟槽的数量进行设置，较佳选择为，光刻刻蚀工艺的次数为三次，所述沟槽的数量为三个，三个所述沟槽的宽度为0.1微米～0.3微米，各相邻的所述沟槽之间的间隔为0.1微米～0.3微米，三个所述沟槽组成的整体区域的宽度为0.8微米～1.5微米。从所述多晶硅栅15的漏端边界处远离所述多晶硅栅15的方向上，第一个沟槽的深度为2500埃～5500埃，第二个沟槽的深度为1000埃～2500埃，第三个沟槽的深度为0埃～1000埃。

步骤六、如图8所示，在所述半导体衬底1正面淀积一金属层17，该金属层17将各所述沟槽完全填充；对所述金属层17经过光刻刻蚀；刻蚀后的所述金属层17位于所述介质层16的位于所述多晶硅栅15的漏端边界处的台阶结构上，所述金属层17的一侧延伸到所述多晶硅栅15上方的所述介质层16上、所述金属层17的另一侧延伸到所述N型漏端轻掺杂漂移区12上方的所述介质层16上并将各所述沟槽完全填充，由所述金属层17组成法拉第盾。

如图9所示，对所述介质层16进行光刻刻蚀，使所述介质层16覆盖于在所述多晶硅栅15表面上以及所述多晶硅栅15外部的所述N型漏端轻掺杂漂移区12部分表面上。

如图4所示，本发明实施例法拉第盾17为单层金属层，该单层金属层包括三部分，分别为：延伸到所述多晶硅栅15上方的所述介质层16上的第一部分171、延伸到所述N型漏端轻掺杂漂移区12上方的所述介质层16上的第二部分172、位于台阶结构处的第三部分173，其中第二部分172包括三个深度依次递减的填充于沟槽中的竖直结构，三个竖直结构的设置能够起到提拉电场的作用，且三个竖直结构的提拉电场的作用与其深度呈正比例关系，三个竖直结构的长度的差异结合以及与漏端距离的不同能够使得法拉第盾下方的电场更加均匀地分布，从而提高了器件的击穿电压BV。

本发明实施例射频LDMOS器件，由于其法拉第盾位于N型漏端轻掺杂漂移区的上方的三个竖直结构呈阶梯排列，通过对三个竖直结构的宽度，间隔，以及长度进行调节，即可实现比两层金属层结构器件更高的击穿电压，即本发明实施例只需进行一次金属淀积和金属光刻刻蚀即可实现，相对应现有技术，减少了器件制造过程中的金属淀积、刻蚀过程，器件制造工艺简单。

为了验证本发明的射频LDMOS器件的效果，对该结构进行了TCAD（TechnologyComputer Aided Design，半导体工艺模拟以及器件模拟工具）软件仿真，并与法拉第盾为两层金属层的射频LDMOS器件进行了对比。

其中，如图10所示，是现有法拉第盾为两层金属层的射频LDMOS器件在击穿时的碰撞电离图；而图11是本发明实施例射频LDMOS器件在击穿时的碰撞电离图。本发明实施例的一层金属形成的法拉第盾同样能够大大降低该法拉第盾覆盖区域的N型漏端轻掺杂漂移区的碰撞电离强度。图12是本发明的射频LDMOS器件及法拉第盾为现有两层金属层的射频LDMOS器件的N型漏端轻掺杂漂移区横向电场强度随距离X的分布。其中，实线即曲线101表示现有双层法拉第盾为两层金属层的射频LDMOS器件的N型漏端轻掺杂漂移区横向电场强度曲线，虚线即曲线102表示本发明实施例射频LDMOS器件的N型漏端轻掺杂漂移区横向电场强度曲线，曲线所对应的面积即为击穿电压BV。显而易见，本发明具有更加平滑、更为均匀的电场分布。这主要是由于在本发明实施例中，N型漏端轻掺杂漂移区上方沟槽底部的金属能够形成电场峰值，而沟槽深度随距离呈梯度变化，这样就依次形成多个电场峰，使电场的整体变化更加地连续与平滑，从而获得更高的击穿电压BV。

根据仿真结果，本发明的射频LDMOS器件具有比法拉第盾为两层金属层的射频LDMOS器件更高的击穿电压，如图13所示，其中曲线103表示现有双层法拉第盾为两层金属层的射频LDMOS器件的击穿电压曲线，曲线104表示本发明实施例射频LDMOS器件的击穿电压曲线，上述曲线中，横坐标VD为漏端电压单位为伏（V），纵坐标ID为漏端电流，单位为安培（A）。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种射频LDMOS器件，包括：

P型外延层，形成于半导体衬底上；

N型漏端轻掺杂漂移区，形成于所述P型外延层中；

P阱，形成于所述P型外延层中，所述P阱和所述N型漏端轻掺杂漂移区之间相隔一横向距离；

多晶硅栅，形成于部分所述P阱上方并和所述P阱之间隔离有栅氧化层，被所述多晶硅栅所覆盖的部分所述P阱用于形成沟道，所述多晶硅栅和所述栅氧化层还延伸到靠近漏端一侧的所述P型外延层上并和所述N型漏端轻掺杂漂移区相交叠；

在所述多晶硅栅表面上以及所述多晶硅栅外部的所述N型漏端轻掺杂漂移区表面上形成有介质层，所述多晶硅栅的靠近所述N型漏端轻掺杂漂移区一侧的边界为所述多晶硅栅的漏端边界，所述介质层在所述多晶硅栅的漏端边界上形成有一台阶结构；其特征在于：

所述介质层的位于所述N型漏端轻掺杂漂移区上方的平坦区域处形成有三个以上沟槽，从所述多晶硅栅的漏端边界处的远离所述多晶硅栅的方向上各所述沟槽的深度依次递减、且各所述沟槽的底部都位于所述介质层中，各所述沟槽的侧面和所述多晶硅栅的侧面平齐；

一金属层形成于所述介质层的位于所述多晶硅栅的漏端边界处的台阶结构上，所述金属层的一侧延伸到所述多晶硅栅上方的所述介质层上、所述金属层的另一侧延伸到所述N型漏端轻掺杂漂移区上方的所述介质层上并将各所述沟槽完全填充，由所述金属层组成法拉第盾。

2.如权利要求1所述的射频LDMOS器件，其特征在于：所述沟槽的数量为三个，三个所述沟槽的宽度为0.1微米～0.3微米，各相邻的所述沟槽之间的间隔为0.1微米～0.3微米，三个所述沟槽组成的整体区域的宽度为0.8微米～1.5微米。

3.如权利要求1所述的射频LDMOS器件，其特征在于：所述沟槽的数量为三个，从所述多晶硅栅的漏端边界处远离所述多晶硅栅的方向上，第一个沟槽的深度为2500埃～5500埃，第二个沟槽的深度为1000埃～2500埃，第三个沟槽的深度为0埃～1000埃。

4.如权利要求1所述的射频LDMOS器件，其特征在于：所述介质层为氧化硅层。

5.如权利要求1所述的射频LDMOS器件，其特征在于：

在所述N型漏端轻掺杂漂移区中形成有N+掺杂的漏区，该漏区和所述多晶硅栅的漏端边界相隔一段距离；

在所述P阱中形成有N+掺杂的源区，该源区和所述多晶硅栅的源端边界自对准；

在所述P阱中还形成有P+掺杂的P阱引出区，该P阱引出区用于引出所述P阱。

6.一种制造权利要求1所述的射频LDMOS器件的方法，其特征在于，包括以下步骤：

步骤一、在半导体衬底上形成P型外延层，在所述P型外延层中形成P阱；

步骤二、在所述半导体衬底正面依次形成栅氧化层和多晶硅栅，对所述栅氧化层和所述多晶硅栅进行光刻刻蚀形成栅极图形，刻蚀后的所述多晶硅栅覆盖于部分所述P阱上方并和所述P阱之间隔离有栅氧化层，被所述多晶硅栅所覆盖的部分所述P阱用于形成沟道；所述多晶硅栅和所述栅氧化层还延伸到靠近漏端的所述P型外延层上；

步骤三、采用离子注入工艺形成N型漏端轻掺杂漂移区，所述N型漏端轻掺杂漂移区位于所述多晶硅栅的漏端边界外侧的所述P型外延层中，所述P阱和所述N型漏端轻掺杂漂移区之间相隔一横向距离，所述多晶硅栅和所述N型漏端轻掺杂漂移区相交叠；

步骤四、在所述半导体衬底正面淀积介质层，所述介质层形成于所述多晶硅栅、以及所述多晶硅栅外部的所述N型漏端轻掺杂漂移区、所述P阱和所述P型外延层表面上，所述多晶硅栅的靠近所述N型漏端轻掺杂漂移区一侧的边界为所述多晶硅栅的漏端边界，所述介质层在所述多晶硅栅的漏端边界上形成有一台阶结构；

步骤五、采用光刻刻蚀工艺对所述介质层进行刻蚀，在所述介质层的位于所述N型漏端轻掺杂漂移区上方的平坦区域处依次形成三个以上沟槽，从所述多晶硅栅的漏端边界处的远离所述多晶硅栅的方向上各所述沟槽的深度依次递减、且各所述沟槽的底部都位于所述介质层中，各所述沟槽的侧面和所述多晶硅栅的侧面平齐；

步骤六、在所述半导体衬底正面淀积一金属层，该金属层将各所述沟槽完全填充；对所述金属层经过光刻刻蚀；刻蚀后的所述金属层位于所述介质层的位于所述多晶硅栅的漏端边界处的台阶结构上，所述金属层的一侧延伸到所述多晶硅栅上方的所述介质层上、所述金属层的另一侧延伸到所述N型漏端轻掺杂漂移区上方的所述介质层上并将各所述沟槽完全填充，由所述金属层组成法拉第盾。

7.如权利要求6所述的方法，其特征在于：步骤五中采用采用三次光刻刻蚀工艺对所述介质层进行刻蚀并形成三个所述沟槽，三个所述沟槽的宽度为0.1微米～0.3微米，各相邻的所述沟槽之间的间隔为0.1微米～0.3微米，三个所述沟槽组成的整体区域的宽度为0.8微米～1.5微米。

8.如权利要求6所述的方法，其特征在于：步骤五中采用采用三次光刻刻蚀工艺对所述介质层进行刻蚀并形成三个所述沟槽，从所述多晶硅栅的漏端边界处远离所述多晶硅栅的方向上，第一个沟槽的深度为2500埃～5500埃，第二个沟槽的深度为1000埃～2500埃，第三个沟槽的深度为0埃～1000埃。

9.如权利要求6所述的方法，其特征在于：所述介质层为氧化硅层。

10.如权利要求6所述的方法，其特征在于：

步骤一中采用P型离子注入加退火推阱工艺形成所述P阱；

步骤三中所述N型漏端轻掺杂漂移区中的离子注入工艺采用步骤二中所述多晶硅栅刻蚀时的光刻胶做掩模。

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