CN111989778A - 小间距超结mosfet结构和方法 - Google Patents

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Abstract

本发明提供了具有能够阻挡电压的超结漂移区域的半导体器件。超结漂移区域是位于半导体器件的顶部电极与底部电极之间的外延半导体层。超结漂移区域包括多个在超结漂移区域中形成的具有P型导电性的柱，这些柱被超结漂移区域的N型材料围绕。

Description

小间距超结MOSFET结构和方法
相关申请的交叉引用
本申请涉及并要求于2018年4月20日提交的美国临时专利申请序列No.62/660,904的优先权，该专利申请的全部内容以引用方式并入本文。
技术领域
本发明涉及半导体器件，更具体地，涉及器件结构和形成沟槽金属氧化物半导体场效应晶体管(MOSFET)器件的方法。
背景技术
超结(SJ)概念或电荷平衡(CB)概念基于由横向耗尽的p型和n型半导体区域组成的半导体结构。当此类半导体结构作为开关导通时，其可具有非常低的电压降。
具体地，当垂直地施加反向偏置电压时，该反向偏置电压可使得此类结构能够实现比具有相同掺杂浓度的单侧PN结结构高得多的击穿能力。如图1所示，由于电荷平衡，P区域和N区域(或通常称为CB区域)内横向的总净电荷相等。当PN结垂直地反向偏置时，在CB区域完全横向耗尽后，横向耗尽的CB区域可在垂直方向上充当绝缘体，因此与未横向耗尽的PN结相比，由于垂直施加的反向偏置电压而产生的电场可低得多。
在现有技术中，CB原理已经应用于各种器件。具体地，美国专利No.4,754,310公开了一种在横向高压MOSFET器件中的CB应用，并且美国专利No.5,216,275公开了另一种在包括功率MOSFET的垂直高压功率器件中的CB应用。此外，美国专利No.6,630,698公开了一种CB应用，其用于增强垂直超结(SJ)功率MOSFET器件的雪崩坚固性和多层外延实现，并建议采用高压终端区域。
图1所示的P和N对(区域)的基本一维(1D)电荷平衡可以表示为方程式1中的N区域中的总电离供体(Nd)和P区域中的总受体(Na)，方程式1可以如下给出：
Nd·Wn＝Na·Wp [方程式1]
其中，Nd是每单位体积(cm-3)的供体浓度，Na是每单位体积(cm-3)的受体浓度，Wn是超结的N型区域的宽度，并且Wp是超结的P型区域的宽度。这非常接近如图1所示的条带单元型超结结构10，该图示出了具有完全耗尽的P区域和N区域以及电荷平衡的PN结的示例性器件结构。
在一个示例中，使用CB概念，600V SJ MOSFET的比导通电阻(面积·导通电阻)可比常规基于epi(浓度和厚度)的600V MOSFET低10倍。在此，术语“比导通电阻”定义了功率MOSFET在其导通时的每单位面积的电阻。
可以通过采用P柱和N柱结构减小P区域和N区域的宽度(小单元间距方法)来改善高压(HV)SJ功率MOSFET的导通电阻。由于P柱和N柱的小间距和大间距对将具有相同的电荷(约q·1E12cm-2，其中q是电子电荷)，所以如果忽略电子迁移率的浓度依赖性，则P柱和N柱的窄对和宽对的导通电阻将大致相同。在每单位面积中，P柱和N柱的小间距对可以成比例地增加，这解释了为什么小间距SJ功率MOSFET器件可具有较低电阻。然而，除减小导通电阻的益处外，小间距SJ MOSFET器件还具有以下挑战。
多年来，通过使用小间距，SJ功率MOSFET器件的比导通电阻值(Rds·A)(其为电阻乘以有源器件面积)已减小到10毫欧平方厘米以下，然而小间距SJ功率MOSFET器件结构面临以下问题：(1)不期望地降低P柱和N柱的对电荷不平衡的击穿容限，因此，小间距SJMOSFET的制造窗口可更小；(2)小间距SJ功率MOSFET器件比大间距SJ MOSFET器件更易碎，并且由于降低的比导通电阻可增加操作电流密度，因此需要增强鲁棒性；以及(3)由于窄N柱和P柱的耗尽而导致不必要的较低MOSFET饱和电流。
发明内容
本发明的一方面包括一种具有能够阻挡电压的漂移区域的半导体器件，包括：漂移区域的底部表面和顶部表面，该底部表面和顶部表面分别与半导体器件的底部电极和顶部电极电连接；漂移区域的至少一个第一导电性类型区域，该第一导电性类型区域在漂移区域的顶部表面与底部表面之间延伸，其中第一导电性类型区域的邻近顶部表面的顶部部分大于第一导电性类型区域的邻近底部表面的底部部分；以及漂移区域的围绕至少一个第一导电性类型区域的第二导电性类型区域，该第二导电性类型区域在漂移区域的顶部表面与底部表面之间延伸，其中第二导电性类型区域的邻近顶部表面的顶部部分小于第二导电性类型区域的邻近底部表面的底部部分，其中至少一个第一导电性类型区域和第二导电性类型区域是以具有相等大小的相反电荷的方式而重复的。
本发明的另一方面包括一种制造电荷平衡的半导体器件的方法，包括：在重掺杂有第二类型导电性掺杂剂的衬底上方形成第二导电性类型半导体的第一层；将第一导电性类型掺杂剂选择性地注入到第一层中以形成至少一个柱的至少一个底部区；使第一层退火；在第一层上形成第二导电性类型半导体的第二层；将第一导电性类型掺杂剂选择性地注入到第二层中以形成至少一个柱的至少一个第二区；使第二层退火；以及重复形成、选择性地注入和退火的步骤，直到在第二导电性类型半导体的顶部层中形成至少一个柱中的至少一个顶部区，其中至少一个柱的每个区具有矩形棱柱形状，以及其中第二导电性类型半导体的多个层形成围绕至少一个柱的第二导电性类型半导体区域。
本发明的另一方面包括一种制造电荷平衡的半导体器件的方法，包括：在重掺杂衬底的顶部上形成本征外延层；在没有掩模的情况下离子注入N型掺杂剂并且经由掩模注入P型掺杂剂以形成具有第一P型区和第一N型区的第一电荷平衡层；在预定温度范围内退火去掉注入缺陷；在第一电荷平衡层上形成另一个本征外延层；在没有掩模的情况下离子注入N型掺杂剂并且经由掩模注入P型掺杂剂，以形成具有第二P型区和第二N型区的第二电荷平衡层；在预定温度范围内退火去掉注入缺陷；重复形成本征外延层、离子注入和退火的步骤，直到形成具有顶部P型区和顶部N型区的顶部电荷平衡层；以及在顶部电荷平衡层内形成：具有P型掺杂剂注入的晶体管本体，与顶部P型区正交的区域，框架层，该框架层通过在半导体器件的边缘终端区域处离子注入连接P型顶部区的P型掺杂剂经由掩模形成，并且通过注入P型掺杂剂补偿N型顶部区，以形成表面下轻掺杂的N型层，从而在边缘终端中将电位进一步横向向外展开以实现高击穿电压。
附图说明
图1是在电荷平衡的PN结中具有完全耗尽的P区域和N区域的示例性器件结构的示意图；
图2A-图2B是本发明的示例性电荷平衡的超结器件的实施例的示意图；
图3A是具有多个阶梯柱结构的超结的示意性侧视截面图；
图3B是具有第一区至第四区的阶梯柱的示意性顶视图；
图3C是本发明的2D电荷平衡的闭合单元矩形超结的实施例的示意性平面图；
图3D是使用TCAD来模拟的阶梯P柱SJ单元的横截面的曲线图，示出了P柱和N区域中的在垂直方向上的净掺杂分布；
图3E是示出P柱和N区域中的击穿电压下的冲击离子生成速率及其沿垂直方向的分布的曲线图；
图4A是包括电荷平衡的矩形形状P柱的SJ MOSFET晶片图案的顶视图的示意图；
图4B是有源MOSFET单元栅极图案的示意图；
图4C是示出栅极和柱图案的SJ MOSFET器件的顶视图的示意图；
图4D是在图4C所示的有源MOSFET单元的X1-X2方向上的晶片横截面的示意图；
图4E是在图4C所示的有源MOSFET单元的Y1-Y2方向上的晶片横截面的示意图；
图5是SJ MOSFET器件的顶视图的示意图，该SJ MOSFET器件包括通过连接浮动矩形形状P柱形成的边缘终端环；
图6A是根据本发明的HV终端区域的横截面的电位分布的示意图；
图6B是根据本发明的HV终端的表面下净掺杂浓度的示意图；
图6C是沿包括台阶图案的表面的HV终端区域2D电场分布的横截面的示意图；
图6D是SJ MOSFET的边缘终端区域的横截面的示意图；以及
图7A-图7E是形成本发明的超结实施例的过程实施例的示意图。
具体实施方式
具有不同管芯尺寸的每个SJ功率MOSFET器件的现有技术挑战之一是需要其自身的特殊外延晶片，该外延晶片结合超结(SJ)晶片制备和SJ功率MOSFET制造工艺。SJ外延晶片制备和SJ MOSFET制造的这种结合导致长的循环时间。本发明可以通过将SJ外延晶片制备与SJ MOSFET制造工艺分开来解决该问题。
制备SJ晶片并将相同晶片用于具有相同击穿电压的不同尺寸的功率MOSFET产品可提供以下益处：最小化SJ功率MOSFET的循环时间；通过制备普通SJ晶片减小积压过多产品的风险；以及通过优化SJ晶片制备和SJ功率MOSFET制造工艺减小制造成本。在本申请中，P型导电性将被称为第一类型导电性或第一导电性，并且N型导电性称为第二类型导电性或第二导电性。
本发明的实施例可提供具有超结结构的半导体器件，该超结结构包括可以能够阻挡电压的漂移区域。图2A示出半导体器件100，该半导体器件包括位于半导体器件100的顶部电极102或第一电极与底部电极103或第二电极之间的超结漂移区域101。超结漂移区域101在下文将被称为漂移区域101。
在一个实施例中，漂移区域101可以是在半导体衬底104上方生长的外延(epi)单晶硅层。漂移区域101可以包括多于一个的外延层。漂移区域101可以具有N型导电性或第二类型导电性，即掺杂有n型掺杂剂，诸如砷(As)或磷(P)。半导体衬底可以是具有N型导电性的硅衬底；然而，其掺杂的N型掺杂剂浓度高于半导体层101的N型掺杂剂浓度(从而用N+表示)。具有n型导电性的缓冲区域105可以形成在漂移区域101与半导体衬底104之间。底部电极103可以形成在衬底104的后表面上。漂移区域101的上部可以包括P体区域106和N源极区域107。
漂移区域101的顶部表面101A和底部表面101B可以分别与半导体器件100的顶部电极104和底部电极106电连接。漂移区域101的第一区域110可以在漂移区域101的顶部表面101A与底部表面101B之间延伸。第一区域110可以具有第一类型导电性或P型导电性，并且可以包括具有P型导电性的多个柱112。在下文中，第一区域110将被称为P区域110并且柱112将被称为P柱112。邻近顶部表面101A的每个P柱112的上部基本上大于邻近底部表面101B的底部。漂移区域101的第二区域120(其可围绕第一区域110的每个P柱112)也可以在漂移区域101的顶部表面101A与底部表面101B之间延伸。在这种配置中，所有的P柱112被称为浮动的，这意味着它们不是单独的柱并且彼此没有连接。第二区域120可以具有N型导电性并且在下文中将被称为N区域120。与P区域110相反，邻近顶部表面101A的N区域120的上部小于邻近底部表面101B的N区域120的下部。在这方面，P区域110可以沿顶部表面101A的方向逐渐扩展，而N区域可以沿底部表面101B的方向逐渐扩展。P区域110和N区域120是交替配置的区域，它们被配置为具有相等大小的相反电荷，即P区域110中的正电荷(空穴)和N区域120中的负电荷(电子)。P区域110的P柱212和周围的N区域120形成PN超结。PN超结通过P区域110和N区域120中的电荷建立超结单元。
根据本发明，在漂移区域101内可以有多个区Z。在一个实施例中，P柱112可以具有多个区，例如，Z-1、Z-2、…、Z-n。漂移区域101的每个P区域110可以通过将区Z堆叠在彼此的顶部上以形成P柱112或P区域110的列而形成。通过堆叠区成形的P柱112可以在漂移区域101的顶部表面101A与底部表面101B之间以及在N区域120的矩阵内延伸。每个区Z沿z轴的高度可以相同，然而每个区的宽度可以沿x轴和y轴中的至少一个朝顶部表面101A增加。换句话说，每个P柱112的平面面积AP(其在x-y平面中限定并且与柱的垂直轴线(z轴)正交)可以沿柱的长度在朝顶部表面101A的方向上变大或扩展。因此，邻近顶部表面101A的所选择的平面面积Ap可以大于邻近底部表面101B的所选择的平面面积Ap。在一个实施例中，这可以通过改变形成P柱112的区Z的宽度实现。
如图2B所示，在另一个实施例中，P区域的P柱的第一区Z-1可以不接触漂移区域101的底部表面101B。在该实施例中，P柱的第一区Z-1可以形成在底部表面101B上方并且在漂移区域101的N区域120内；因此它们不与N+衬底直接接触。每个P区域112还可以具有变化的或不同的掺杂水平，以获得每个区中的电荷平衡或预定电荷不平衡。
图3A-图3B示出具有多区阶梯P柱的SJ结构。本实施例的SJ结构具有浮动P柱。如图3A和图3B分别以侧视截面图和顶视图所示，在实施例中，半导体器件200可以包括在具有N+型导电性的衬底204上形成的具有n型导电性的漂移区域201，以及具有N型导电性的缓冲区域205。在该实施例中，漂移区域201可以包括P区域210，该P区域包括具有阶梯结构的P柱212，该阶梯结构包括成形为3维矩形棱柱或长方体的多个矩形区Z的堆叠。在图3A中，每个示例性P柱212可以由四个区(Z-1、Z-2、Z-3和Z-4)组成。然而，P柱212的每个区Z也可以被分成多个区。此外，区Z还可以具有其他几何3维形状，诸如圆柱形、八边形等。P区域210的P柱212可以由N区域220围绕，由此形成PN超结。
图3B示出沿器件200的z轴堆叠在另一个顶部上的P柱212的区1(底部区)、区2、区3和区4(顶部区)的投影的顶视图，其中z轴正交于漂移区域201的顶部表面201A和底部表面201B。
对于600V MOSFET器件，柱的每个区(例如，区1、区2、区3和区4)可具有约10微米的厚度或高度。在一个实施例中，P柱的区1可以在生长在N+衬底上的N缓冲区域的顶部上形成。区1可以具有P柱的最小宽度，例如约2微米。区2形成在区1的顶部上并且可以具有约3微米的宽度。类似地，区3可以形成在区2的顶部上并且可以具有4微米的宽度。最后，区4可以形成在区3的顶部上并且可以具有5微米的宽度。可以理解，在该示例中，当具有矩形形状时，具有2微米宽度和20微米长度的区1的横向面积变为2x20平方微米，并且由于横向面积的逐渐递增，区2-区4的横向面积分别变为3x21平方微米、4x22平方微米和5x23平方微米。作为直角棱柱的每个区的体积可以等于10微米x横向面积。每个区沿它们形成的柱的垂直轴线对称地堆叠在另一个区的顶部上。每个横向区域可以正交于柱的垂直轴线，并且每个区域也可以平行于它们在其上形成的缓冲层和/或衬底层。
如以上在背景技术中所示，在方程式1中，通常可以将P区域和N区域的基本一维(ID)电荷平衡作为N区域中的总电离供体和P区域中的总受体给出。这可以非常接近如图1所示的条带单元型超结。然而，对于如图3A-图3B所例示的诸如正方形和矩形的闭合单元型超结结构，或诸如六边形(hex)和圆形超结的其他形状，可需要二维(2D)或平面电荷平衡。
图3C示出PN超结的示例性矩形单元，其中可以使用2D电荷平衡(CB)方法来设计和优化此类闭合单元型超结单元设计的CB区域。为清楚起见，将给出矩形单元型SJ单元结构或器件的具体示例。图3C示出具有由矩形N区域围绕的矩形P区域的2D电荷平衡的矩形超结的示例性顶视平面图。2D或平面电荷平衡可以用以下方程式表示：
Nd×((Ln×Wn)-(Lp×Wp))＝Na×(Lp×Wp) [方程式2]
在该实施例中，如上所述，PN超级结可以由成形为P柱212的P区域210形成，该P区域具有矩形形状，并被N区域220围绕。然而，PN超结可以替代地由被N区域(未示出)围绕的N型柱形成。根据本发明，每个超结中的P区域210和N区域220都可以被分成具有变化的横向宽度和掺杂浓度的多个区(区1至区n)，以改善小间距SJ功率MOSFET的制造窗口以及高电流和高电压操作性能。
图3D示出SJ结构的示例性技术计算机辅助设计(TCAD)模拟，该SJ结构具有通过净掺杂分布进行模拟的多区阶梯P柱。净掺杂分布在P柱和N区域中在垂直方向上示出。
图3E示出经由冲击离子生成的击穿位置处于何处。示出了在击穿电压下的冲击离子生成速率及其在P柱和N区域中沿垂直方向的分布。
本发明的SJ结构可以使击穿能够位于电荷平衡漂移区域内部的深处，以构造雪崩加固的小间距SJ功率MOSFET。雪崩坚固性可以被定义为MOSFET在雪崩击穿下以高电流安全操作的条件。另外，由于在小间距SJ结构中的窄N区域的耗尽，因此在N+漏极侧具有较宽N区域可以降低漏极电流饱和。
在一个实施例中，可以通过减小相邻区之间的步长差(例如，从约1微米下降到约0.5微米或小于1微米的范围，例如在0.9微米-01微米的范围内)来最小化多区阶梯P柱对SJ单元间距的影响。
可以使用来自以下示出的表1的示例性数据来形成较小间距区。如以下将更全面描述的，在一个实施例中，本发明的超结包括漂移区域，该漂移区域包括至少一个第一导电性类型(例如，P型)的柱，可以通过沉积一系列第二导电性类型(例如，N型)的外延层来形成，其中通过选择性地掺杂每个外延层来形成P型柱的P型区。一旦形成，漂移区域可包括逐渐向上扩展的P半导体材料，即呈倒金字塔形或圆锥形的P柱，并且包括形成包含和围绕P柱的漂移区域矩阵的N半导体材料。在该结构配置中，形成P柱的P型半导体材料的量随着P柱沿其垂直轴线向上生长而增加，这是因为这些柱如上所述的那样横向扩展。然而，由于P柱随着它们向上延伸而变大，因此形成漂移区域矩阵的N半导体材料可以逐渐减小以补偿这种增大。因此，本发明的所得漂移区域可以包括P特性(P电荷占主导)的顶部区域和N特性(N电荷占主导)的底部区域。然而，整个漂移区域是电荷平衡的，使得柱的导电性类型和矩阵的导电性类型相反，但大小相等。
在表1中示出了包括漂移区域的示例性SJ的形成。表1示出被锁定以形成本发明的漂移区域的每个P和N半导体本体的尺寸方面。表1示出使用多外延(epi)工艺形成的约3.5微米间距SJ的区尺寸。如图所示，随着形成柱的区以及因此P半导体材料逐渐增加，柱中的N半导体材料逐渐减少。
[表1]
Figure BDA0002725154830000071
为最小化P和N过度补偿并最大化Rds减小，随着单元间距的减小，必须减小工艺温度；因此，可以使用包括利用多种能量和剂量的高能离子注入的工艺制造此类小间距阶梯型SJ单元或CB漂移区域。在该工艺期间，在一个实施例中，可以将每个区分成2-4个外延硅沉积步骤，以便能够在最低温度下在每个区中形成P柱。此外，每个区可以具有多个epi和注入掩模，以便通过以下方式来形成最小SJ单元间距：仅使用工艺温度来使离子注入损伤退火并且使栅极氧化物生长。在N+衬底顶部上生长N缓冲区后，对于可生长并且被注入硼的特定区可需要具有供体离子浓度的N epi以补偿n型供体离子，并且然后可为P柱添加所需的P型受体离子。
本发明的另一个示例性实施例可以包括针对每个区使用本征或接近本征外延层。在该实施例中，可以施加毯覆磷光体注入以在外延层中形成n个区域；接下来，可以施加硼离子注入以补偿供体离子；并且最后，可以使用所需的受体离子(P离子)浓度形成P柱。所采用的所有注入施加可具有较小的电荷变化，但它们可需要更多的外延层沉积和掩膜步骤。
本发明的另一个示例性实施例包括浮动矩形P柱结构。在该实施例中，与N型区域平衡的矩形P型柱电荷可以是浮动的。在这种情况下，术语“浮动”限定了每个P柱可未连接到SJ功率MOSFET的源电极(顶部电极)。在该实施例中，矩形形状P柱可以比平面MOSFET多晶硅栅极的宽度(约1微米)和沟槽MOSFET的沟槽宽度长得多(20微米)。
在该实施例中，浮动P型柱和MOSFET单元可以彼此正交。此外，每个浮动P柱连接到MOSFET的P本体，因此可不需要将晶体管P本体与SJ功率MOSFET的有源MOSFET区域中的P柱对准。对于不同尺寸的SJ功率MOSFET器件，浮动P柱对于高电压边缘终端区域的设计非常关键。因此，在该实施例中，可不需要附加的外延层来将小间距SJ MOSFET的有源MOSFET部分中的所有浮动P柱连接到源电极。
图4A-图4D示出包括具有浮动矩形P柱的PN超结的本发明的SJ MOSFET半导体器件的各种结构图。
图4A示出包括P区域210的矩形形状P柱212与N型区域220的SJ MOSFET晶片图案的顶视图。图4B示出SJ MOSFET器件的有源MOSFET单元栅极图案。
图4C以顶视图示出具有栅极和P柱图案的本发明的SJ MOSFET器件。示出了根据本发明的复合SJ功率MOSFET器件设计的实施例，其包括正交栅极和矩形浮动P柱图案。在该实施例中，减小栅极-漏极电容(Cgd)以进行更快的切换本身是正交MOSFET栅极和P柱器件结构的附加益处。
在图4D中，沿图4C所示的X1-X2方向截取P柱的行之间的有源MOSFET单元250的晶片横截面。有源MOSFET单元包括栅极沟槽252、接触沟槽254、P本体区域206和N+源极区域207。栅极沟槽254可以正交于图4C所示的矩形P柱212的较长边缘延伸。
图4E示出沿图4C所示的Y1-Y2方向截取的有源MOSFET单元的晶片横截面，包括具有多区阶梯P柱212的SJ结构。
图5示出SJ MOSFET器件的顶视图，该SJ MOSFET器件包括通过连接浮动矩形P柱形成的边缘终端环260。本发明的该实施例可以包括具有矩形形状浮动P型柱的边缘终端262或高压终端区域。与有源MOSFET区域250外部的N型外延背景(N区域)电荷平衡的矩形浮动P型柱可以通过p型注入连接，以像框架一样封装所有的有源MOSFET区域。在该方法中，可以类似于常规浮动P型环使用每个p型框架。
可以构造多个矩形P型框架，以通过朝SJ MOSFET器件的外边缘横向展开电位来减小电场。SJ MOSFET器件的整个晶片可具有相同的P柱和N背景外延层；因此，可以使用P型补偿注入来减小N区域的表面浓度。高能硼离子注入可用于在表面下方产生轻掺杂的N区域，以使这种高压终端对表面或外部电荷的敏感性降低。另外，外部框架可以包括场板，以使边缘终端区域的表面对外部电荷的敏感性降低并且更坚固。在本申请中，附图所示的特征未按比例绘制，例如，在图5中，有源MOSFET栅极图案和终端环的实际尺寸远小于管芯尺寸。
使用2D TCAD来模拟硼离子注入对表面下N补偿的影响。在图6A-图6C中，描述了表面下净掺杂浓度以及电位和电场分布。经补偿的N区域的概念对表面电场有非常显著的影响。
图6A是示出图5所示的HV终端区域的横截面中的电位分布的曲线图。如图6A所示，在浮动场环终端类型的情况下，电位可刚好像台阶一样展开。电位台阶高度可以由N型间隔距离和净供体离子电荷浓度确定。如图6A所示，在x方向上约51微米之后，电位台阶高度增加(几乎翻倍)。电位台阶高度的这种增加的原因是，通过使用硼离子反掺杂，在沿x方向的51微米之前减小分离P柱的净N掺杂浓度。由于在x方向上的51微米标记点之后的较高N浓度，因此耗尽N区域到达下一个浮动P柱需要较高的电位。
图6B示出根据本发明的HV终端的表面下净掺杂浓度。
图6C示出沿包括台阶图案的表面的HV终端区域2D电场分布的示例性横截面。
图6D示出SJ MOSFET的边缘终端区域的示例性截面图。如图6D所示，高电压终端区域被示为包括场板，以最小化影响电位展开和电场分布的外部固定或移动电荷的影响，从而增强SJ MOSFET的长期可靠性。图6D还示出经补偿的N-区域。
图7A-图7E示出用于形成本发明的超结的制造工艺的实施例，该超结包括具有阶梯P柱212的漂移区域。图7A-图7E总体示出包括用于形成P和N结对的外延生长、光掩膜和硼离子注入的工艺步骤，该P和N结对即为具有四个示例性区的P柱212(P半导体区域)和N矩阵220(N半导体区域)。
如图所示，每个区还可以包括三个外延层，每个外延层具有约1微米-4微米的厚度。根据电荷平衡的P和N结对的单元间距，可以减少或增加外延层(220A-1、220A-2、220A-3、…、220N-1、220N-2、220N-3)、P区(212A-1、212A-2、212A-3、…、212N-1、221N-2、212N-3)的数量，以及光掩膜和离子注入步骤的数量。可以使用约60KeV-3MeV的能量范围和约5E11cm-2-1E13cm-2的注入剂量范围来注入掺杂剂离子。
对于小间距的P柱型SJ晶片制造，可以生长本征或非常轻掺杂的外延层代替生长N型外延层，并且可以在没有掩模的情况下注入磷离子以更好地控制电荷。
在图7A-图7E中，可以用本征外延硅层代替所有的N外延硅层，并且可以在光掩模之前施加磷离子注入，并且可通过光掩模在每个区中注入下一个硼掺杂剂以形成P柱。
尽管本文相对于某些实施例描述了本发明的方面和优点，但对本领域技术人员而言，对实施例的修改将是显而易见的。因此，本发明的范围不应限于前述讨论，而应由所附权利要求限定。

Claims (29)

1.一种包括能够阻挡电压的漂移区域的半导体器件，包括：
所述漂移区域的底部表面和顶部表面，所述底部表面和所述顶部表面分别与所述半导体器件的底部电极和顶部电极电连接；
所述漂移区域的至少一个第一导电性类型区域，所述第一导电性类型区域在所述漂移区域的所述顶部表面与所述底部表面之间延伸，其中，所述第一导电性类型区域的邻近所述顶部表面的顶部部分大于所述第一导电性类型区域的邻近所述底部表面的底部部分；以及
所述漂移区域的围绕至少一个第一导电性类型区域的第二导电性类型区域，所述第二导电性类型区域在所述漂移区域的所述顶部表面与所述底部表面之间延伸，其中，所述第二导电性类型区域的邻近所述顶部表面的顶部部分小于所述第二导电性类型区域的邻近所述底部表面的底部部分，
其中，所述至少一个第一导电性类型区域和所述第二导电性类型区域是以具有相等大小的相反电荷的方式而重复的。
2.根据权利要求1所述的半导体器件，其中，所述至少一个第一导电性类型区域在所述顶部表面的所述方向上逐渐扩展，并且其中，所述第二导电性类型区域在所述底部表面的所述方向上逐渐扩展。
3.根据权利要求2所述的半导体器件，其中，所述至少一个第一导电性类型区域包括多个区。
4.根据权利要求3所述的半导体器件，其中，所述至少一个第一导电性类型区域由多个柱组成，每个柱具有所述多个区。
5.根据权利要求4所述的半导体器件，所述多个区包括变化的宽度和变化的掺杂水平，以在每个区中实现电荷平衡。
6.根据权利要求5所述的半导体器件，其中，每个区包括一个或多个具有所述相同的宽度和变化的净掺杂水平的区域。
7.根据权利要求6所述的半导体器件，其中，所述第一导电性类型区域是P型并且所述第二导电性类型区域是N型。
8.根据权利要求7所述的半导体器件，其中，每个柱包括所述漂移区的接触所述底部表面的底部区和接触所述顶部表面的顶部区。
9.根据权利要求8所述的半导体器件，还包括定位在所述漂移区域的所述底部表面与接触所述底部电极的第二导电性的衬底之间的第二导电性类型的底部层，所述底部层的净掺杂浓度低于所述衬底。
10.根据权利要求8所述的半导体器件，其中，所述顶部区的每单位面积的累积净受体离子大于顶部区的每单位面积的净供体离子，并且其中，所述底部区的每单位面积的所述累积净供体离子大于所述底部区的每单位面积的净受体离子。
11.根据权利要求8所述的半导体器件，其中，所述顶部区为矩形棱柱形状并且平行于所述顶部表面。
12.根据权利要求11所述的半导体器件，其中，所述顶部区是闭合单元形状，所述闭合单元形状包括矩形、正方形、圆形或六边形。
13.根据权利要求11所述的半导体器件，还包括：
第一导电性类型本体层，所述第一导电性类型本体层在所述漂移区域的所述顶部表面上方，
第二导电性类型源极区域，所述第二导电性类型源极区域定位在所述顶部电极与所述第一导电性类型本体层之间，
沟槽，所述沟槽涂覆有介电层，并且填充有形成MOS栅极的第二导电性类型多晶硅层，与具有矩形形状的所述顶部区的较长边缘正交对准，以及
漏极，所述漏极作为用于形成垂直超结MOSFET的所述底部表面电极。
14.根据权利要求1所述的半导体器件，还包括：
第一导电性类型本体区域，
第二导电性类型射极区域，
介电层，所述介电层由多晶硅层覆盖，以及
第一导电性类型衬底，所述第一导电性类型衬底定位在所述漂移区域的所述底部表面下面并且与所述底部表面电极接触，所述底部表面电极作为形成绝缘栅双极晶体管的集电极。
15.根据权利要求11所述的半导体器件，还包括多区P柱和N区域，所述多区P柱和N区域具有所述相同的尺寸并且在包括器件边缘的半导体晶片上掺杂。
16.根据权利要求15所述的半导体器件，其中，P型框架层通过连接环绕包括MOSFET单元的有源MOSFET区域的所述顶部区而形成多个同心框架，并且一些导电场板与所述框架层电接触，从而形成边缘终端区域。
17.根据权利要求16所述的半导体器件，其中，邻近所述顶部表面并且在所述框架之间的所述N型区域的一个或多个内部区域由所述P型掺杂剂掺杂，从而在环绕所述半导体器件的所述区域处在边缘终端区域处形成N层。
18.根据权利要求16所述的半导体器件，其中，邻近所述顶部表面并且在所述框架层之间暴露的所述N型区域由所述P型掺杂剂掺杂，从而在环绕所述半导体器件的所述区域处在边缘终端区域处形成N层。
19.一种制造电荷平衡的半导体器件的方法，包括：
在重掺杂有所述第二类型导电性掺杂剂的衬底上方形成第二导电性类型半导体的第一层；
将第一导电性类型掺杂剂选择性地注入到所述第一层中，以形成至少一个柱的至少一个底部区；
使所述第一层退火；
在所述第一层上形成所述第二导电性类型半导体的第二层；
将所述第一导电性类型掺杂剂选择性地注入到所述第二层中，以形成所述至少一个柱的至少一个第二区；
使所述第二层退火；以及
重复形成、选择性地注入以及退火的步骤，直到在所述第二导电性类型半导体的顶部层中形成所述至少一个柱的至少一个顶部区，
其中，所述至少一个柱的每个区具有矩形棱柱形状，以及
其中，所述第二导电性类型半导体的多个层形成围绕所述至少一个柱的第二导电性类型半导体区域。
20.根据权利要求19所述的方法，其中，所述顶部层中包括在所述顶部层的第一导电性类型的多个顶部区。
21.根据权利要求20所述的方法，还包括：
通过注入所述第一导电性类型离子在至少所述顶部层内形成晶体管器件；
通过在所述顶部层内蚀刻相对于所述区的较长边缘正交定位的沟槽，在所述顶部层内形成栅极区域；以及
通过在所述半导体器件的边缘终端区域处离子注入连接所述顶部区的所述第一导电性类型掺杂剂，在包括所述顶部区的所述顶部层上形成框架层，
其中，通过注入所述第一导电性类型掺杂剂来补偿所述第二导电性类型半导体区域，以形成表面下轻掺杂的第二导电性类型层，从而在所述边缘终端中将电位进一步横向向外展开以实现高击穿电压。
22.根据权利要求19所述的方法，其中，第一导电性类型是P型并且第二导电性类型是N型。
23.根据权利要求19所述的方法，其中，将所述第一导电性类型掺杂剂选择性地注入包括使用约60KeV-3MeV的注入能量范围和约5E11cm-2-1E13cm-2的剂量范围内的注入剂量。
24.根据权利要求19所述的方法，其中，退火包括在600℃至1000℃的温度范围内退火。
25.一种制造电荷平衡的半导体器件的方法，包括：
在重掺杂衬底的顶部上形成本征外延层；
在没有掩模的情况下离子注入N型掺杂剂并且经由掩模注入P型掺杂剂，以形成具有第一P型区和第一N型区的第一电荷平衡层；
在预定温度范围内退火去掉所述注入缺陷；
在所述第一电荷平衡层上形成另一个本征外延层；
在没有掩模的情况下离子注入N型掺杂剂并且经由掩模注入P型掺杂剂，以形成具有第二P型区和第二N型区的第二电荷平衡层；
在所述预定温度范围内退火去掉所述注入缺陷；
重复形成本征外延层、离子注入以及退火的所述步骤，直到形成具有顶部P型区和顶部N型区的顶部电荷平衡层；以及
在所述顶部电荷平衡层内形成：
具有P型掺杂剂注入的晶体管本体，
与所述顶部P型区正交的区域，
框架层，所述框架层通过在所述半导体器件的边缘终端区域处离子注入连接所述P型顶部区的P型掺杂剂经由掩模形成，并且通过注入P型掺杂剂补偿所述N型顶部区，以形成表面下轻掺杂的N型层，从而在所述边缘终端中将电位进一步横向向外展开以实现高击穿电压。
26.根据权利要求25所述的方法，其中，所述重掺杂的衬底包括N+型衬底。
27.根据权利要求25所述的方法，其中，离子注入使用约60KeV-3MeV的注入能量范围。
28.根据权利要求25所述的方法，其中，退火包括在600℃至1000℃的温度范围内退火。
29.根据权利要求27所述的方法，其中，所述本征外延层包括小于所述N型区的二十分之一掺杂浓度。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102554248B1 (ko) * 2019-02-28 2023-07-11 주식회사 디비하이텍 수퍼 정션 반도체 장치 및 이의 제조 방법
EP3916761A1 (en) * 2020-05-27 2021-12-01 Infineon Technologies Austria AG Method for producing a superjunction device
JP2022052505A (ja) * 2020-09-23 2022-04-04 キオクシア株式会社 メモリデバイス
CN112420807B (zh) * 2020-11-04 2021-12-28 浙江大学 一种超级结器件及其终端
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471264A (zh) * 2007-12-28 2009-07-01 万国半导体股份有限公司 具有优化的可制造性的垂直功率器件的高压结构及方法
US20100059818A1 (en) * 2008-09-10 2010-03-11 Sony Corporation Semiconductor device and manufacturing method for the same
US9190469B2 (en) * 2013-09-17 2015-11-17 Magnachip Semiconductor, Ltd. Super junction semiconductor device and method for manufacturing the same
US20160087034A1 (en) * 2014-09-24 2016-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power mosfet
CN107464837A (zh) * 2017-08-07 2017-12-12 电子科技大学 一种超结功率器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7166890B2 (en) * 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
JP4536366B2 (ja) * 2003-12-22 2010-09-01 株式会社豊田中央研究所 半導体装置とその設計支援用プログラム
DE102006002065B4 (de) * 2006-01-16 2007-11-29 Infineon Technologies Austria Ag Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand
JP5954856B2 (ja) * 2011-02-01 2016-07-20 ルネサスエレクトロニクス株式会社 縦チャネル型ノーマリオフ型パワーｊｆｅｔの製造方法
US9099320B2 (en) 2013-09-19 2015-08-04 Force Mos Technology Co., Ltd. Super-junction structures having implanted regions surrounding an N epitaxial layer in deep trench
KR20170121224A (ko) * 2015-02-27 2017-11-01 디3 세미컨덕터 엘엘씨 수직형 파워 디바이스 내의 표면 디바이스들
KR102404114B1 (ko) 2015-08-20 2022-05-30 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471264A (zh) * 2007-12-28 2009-07-01 万国半导体股份有限公司 具有优化的可制造性的垂直功率器件的高压结构及方法
US20100059818A1 (en) * 2008-09-10 2010-03-11 Sony Corporation Semiconductor device and manufacturing method for the same
US9190469B2 (en) * 2013-09-17 2015-11-17 Magnachip Semiconductor, Ltd. Super junction semiconductor device and method for manufacturing the same
US20160087034A1 (en) * 2014-09-24 2016-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power mosfet
CN107464837A (zh) * 2017-08-07 2017-12-12 电子科技大学 一种超结功率器件

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