CN103022348A - 相变存储器及其形成方法 - Google Patents
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- 230000008859 change Effects 0.000 title claims abstract description 168
- 238000000034 method Methods 0.000 title claims abstract description 79
- 230000015654 memory Effects 0.000 title claims abstract description 67
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 42
- 230000008569 process Effects 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 24
- 239000012782 phase change material Substances 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 11
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- 230000008901 benefit Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000006386 memory function Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
本发明提供一种相变存储器及其形成方法，本发明所提供的相变存储器的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有隔离介质层，以及贯穿所述隔离介质层的导电插塞；形成与所述导电插塞电连接的底部电极；在所述底部电极的表面形成与所述底部电极交叉的相变层。通过本发明所提供的相变存储器形成方法，可以减小相变存储器的底部电极和相变层的接触面积，从而提高驱动电流。
Description
技术领域
本发明涉及半导体领域，特别涉及相变存储器及其形成方法。
背景技术
相变存储器(Phase Change Random Access Memory，PCRAM)技术是基于S.R.Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前非挥发存储技术研究的焦点。
现有技术中相变存储器可以通过施加不同的电压或电流来选择特定的相变存储单元，从而完成读写擦操作。相变存储器包括外围电路和存储器区，所述存储器区包括多个相变存储单元，请参考图1，所述相变存储单元通常包括一个二极管100和一个相变层105，所述相变层105的材料为相变材料例如Ge-Sb-Te，以下简称GST。一定条件下，所述相变材料会在晶态和非晶态之间发生可逆的相变。所述相变存储器通过二极管100控制相变存储单元的开关，当二极管100处于导通状态时，电流通过导电塞101、底部电极103、相变层105和顶电极107，所述相变层105可在晶态和非晶态之间发生可逆相变，将所述两个状态中的任一个被指定为逻辑1、另一个被指定为逻辑0，设定成为可以复位的电学状态即可实现存储的功能。
随着半导体制造工艺的发展，器件的尺寸等比例缩小，相变存储器的优势越来越明显，然而随着器件尺寸的等比例缩小，其驱动电流也将等比例缩小，难以满足相变存储器的存储功能的需求。为满足相变存储器的存储功能的需求，通常需要具有更高驱动电流能力的二极管，或者减小实现相变存储器存储功能所需的驱动电流。减小驱动电流的办法之一就是减小底部电极103和相变层105之间的接触面积。
更多相变存储器的形成方法请参考专利号为“US6838727B2”的美国专利。
发明内容
本发明解决的问题是提供一种相变存储器及其形成方法，以减小相变存储器的底部电极和相变层的接触面积。
为解决上述问题，本发明提供一种相变存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底表面形成有隔离介质层，以及贯穿所述隔离介质层的导电插塞；
形成与所述导电插塞电连接的底部电极；
在所述底部电极的表面形成与所述底部电极交叉的相变层。
可选地，所述底部电极和相变层都是条状结构。
可选地，所述底部电极的宽度小于导电插塞的宽度。
可选地，所述底部电极的宽度小于150埃。
可选地，所述底部电极的形成方法包括：
在所述隔离介质层和导电插塞的表面依次形成第一介质层、第二介质层，依次刻蚀所述第二介质层、第一介质层，形成第一沟槽，所述第一沟槽暴露所述导电插塞；
在所述第一沟槽的侧壁和底部依次形成导电层、第三介质层，以及填充满所述第一沟槽的底部抗反射层；
在所述底部抗反射层表面依次形成第四介质层和图案化的第二光刻胶层，所述第二光刻胶层的位置与所述导电插塞的位置相对应；
以所述第二光刻胶层为掩膜，依次刻蚀所述第四介质层、底部抗反射层、第三介质层、导电层，直至暴露隔离介质层；
刻蚀后，去除所述第二光刻胶层以及剩余的第四介质层和底部抗反射层，并形成与所保留的第三介质层齐平的第五介质层，对所述第五介质层进行平坦化处理，直至暴露所述第二介质层，形成与位于所述第二介质层侧壁，且与所述导电插塞电连接的底部电极。
可选地，所述第一介质层的材料是氮化硅或氮氧化硅。
可选地，所述第二介质层的材料是二氧化硅。
可选地，形成第一沟槽的步骤包括：在所述第二介质层表面形成第一刻胶层；以所述第一光刻胶层为掩膜采用干法刻蚀工艺刻蚀所述第二介质层和第一介质层。
可选地，所述导电层的材料是氮化钛，氮化钽，金属钨，金属钛，金属钴，金属镍或者金属铂。
可选地，第四介质层的形成工艺是低温氧化工艺。
可选地，所述第五介质层的形成工艺为高密度等离子体化学气相沉积工艺。
可选地，所述相变层的形成工艺包括：
平坦化处理后，在所述底部电极和第五介质层表面依次形成第六介质层和第七介质层；
在所述第七介质层表面形成第三光刻胶层，所述第三光刻胶的宽度方向与所述底部电极的宽度方向相交；
以所述第三光刻胶层为掩膜依次刻蚀所述第七介质层、第六介质层，形成第二沟槽；
在所述第二沟槽的侧壁和底部形成相变材料层；
去除所述相变材料层位于所述第二沟槽底部的部分，以及所述相变材料层位于第二沟槽宽度方向的侧壁的部分，形成相变层。
可选地，所述第六介质层的材料是氮化硅或者氮氧化硅。
可选地，所述第七介质层的材料是二氧化硅。
可选地，在所述相变层表面形成与所述相变层电连接的顶部电极。
可选地，所述顶部电极的形成工艺包括：形成相变层后，形成填充满所述第二沟槽的第八介质层；在所述相变层和第八介质层表面形成顶部导电层；刻蚀所述顶部导电层，形成与所述相变层电连接的顶部电极。
可选地，所述相变层的宽度小于200埃。
可选地，所述相变层与所述底部电极正交。
相应地，本发明还提供一种相变存储器，包括：
半导体衬底，位于所述半导体衬底表面的二极管，与所述二极管电连接的导电插塞；
位于所述导电插塞表面，且与所述导电插塞电连接的底部电极；
位于所述底部电极表面，且与所述底部电极电连接的相变层；其中，
所述底部电极与所述相变层交叉。
可选地，所述底部电极与所述相变层正交。
可选地，所述底部电极的宽度小于150埃。
可选地，所述相变层的宽度小于200埃。
可选地，所述底部电极的材料是氮化钛，氮化钽，金属钨，金属钛，金属钴，金属镍或者金属铂。
与现有技术相比，本发明具有以下优点：
在本发明的实施例所提供的相变存储器形成方法中，通过形成交叉的底部电极与相变层，使得底部电极与相变层的接触面积等于底部电极的宽度与相变层的宽度的乘积，从而减小所述底部电极与相变层的接触面积；
进一步，在本发明的实施例所提供的相变存储器形成方法中，通过在第一介质层和第二介质层的侧壁形成底部电极，在第六介质层和第七介质层的侧壁形成相变层的方法，减小了底部电极与相变层的宽度，从而进一步减小底部电极与相变层的接触面积；
本发明的实施例所提供的相变存储器的底部电极与相变层交叉，所以所述底部电极与相变层的接触面积小。
附图说明
图1是现有相变存储器的结构示意图；
图2是本发明的实施例所提供的相变存储器形成方法的流程示意图；
图3至图15是本发明的实施例所提供的相变存储器形成过程的结构示意图；
图16是本发明的实施例所提供的相变存储器的结构示意图。
具体实施方式
由背景技术得知，减小相变存储器的驱动电流的办法之一就是减小底部电极和相变层之间的接触面积。为此，本领域的技术人员尝试了很多种通过减小底部电极的截面面积和/或相变层的截面面积，以减小底部电极和相变层之间的接触面积的方法。如图1所示，在现有技术中，相变层形成在底部电极的表面，底部电极与相变层之间的接触面积一般为底部电极的面积或者相变层的面积。受现有工艺的限制，底部电极和相变层的截面面积不可能无限制缩小。
发明人针对上述问题进行研究，在本发明中提供了一种相变存储器及其形成方法。通过本发明所提供的相变存储器及其形成方法，可以有效减小底部电极和相变层之间的接触面积。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的实施例的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明的实施例，但是本发明的实施例还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
图2是本发明的实施例所提供的相变存储器形成方法的流程示意图，包括：
步骤S101，提供半导体衬底，所述半导体衬底表面形成有隔离介质层，以及贯穿所述隔离介质层的导电插塞；
步骤S102，在所述隔离介质层和导电插塞的表面依次形成第一介质层、第二介质层，依次刻蚀所述第二介质层、第一介质层，形成第一沟槽，所述第一沟槽暴露所述导电插塞；
步骤S103，在所述第一沟槽的侧壁和底部依次形成导电层、第三介质层；
步骤S104，在所述第三介质层表面形成填充满所述第一沟槽的底部抗反射层，并在所述底部抗反射层表面依次形成第四介质层和图案化的第二光刻胶层，所述第二光刻胶层的位置与所述导电插塞的位置相对应；
步骤S105，以所述第二光刻胶层为掩膜，依次刻蚀所述第四介质层、底部抗反射层、第三介质层、导电层，直至暴露隔离介质层，刻蚀后，去除所述第二光刻胶层以及剩余的第四介质层和底部抗反射层；
步骤S106，形成与所保留的第三介质层齐平的第五介质层，对所述第五介质层进行平坦化处理，直至暴露所述第二介质层，形成位于所述第二介质层和第一介质层侧壁，且与所述导电插塞电连接的底部电极；
步骤S107，平坦化处理后，在所述底部电极和第五介质层表面依次形成第六介质层和第七介质层，并在所述第七介质层表面形成第三光刻胶层，所述第三光刻胶的宽度方向正交于所述底部电极的宽度的方向。
步骤S108，以所述第三光刻胶层为掩膜依次刻蚀所述第七介质层、第六介质层，直至暴露所述底部电极，形成第二沟槽；
步骤S109，在所述第二沟槽的侧壁和底部形成相变材料层；
步骤S110，去除位于所述第二沟槽底部的所述相变材料层，以及所述第二沟槽宽度方向的侧壁表面的所述相变材料层，形成相变层。
图3至图15是本发明的实施例所提供的相变存储器形成过程的结构示意图。
参考图3，提供半导体衬底(未示出)，所述半导体衬底表面形成有隔离介质层210，以及贯穿所述隔离介质层210的导电插塞220。
在本发明的实施例中，所述隔离介质层内可以形成有任意数量的导电插塞220，后续同步地在所述导电插塞220表面形成底部电极，并在所述底部电极表面形成与所述导电插塞220交叉的相变层。在本实施例中，示意性地以隔离介质层210内形成有四个导电插塞220，同步在所述四个导电插塞220表面形成底部电极为例对本发明进行阐述。
在本实施例中，所述半导体衬底表面还形成有二极管(未示出)，所述导电插塞220形成在所述二极管表面，与所述二极管电连接。本实施例中，所述导电插塞220的材料是金属钨。
在本发明的一个实施例中，所述半导体衬底表面形成有四个二极管，每个二极管表面形成有一个导电插塞。
在本发明的另一实施例中，所述半导体衬底表面形成有一个大的二极管，所述大的二极管表面形成有四个导电插塞。这样做的好处是：根据二极管的工作原理，在相同工艺条件下，二极管的横截面积越大，其所能提供的驱动电流也越大。由于所述大的二极管的横截面积增大，所以能够提供更高的驱动电流。
参考图4，在所述隔离介质层210表面依次形成第一介质层230、第二介质层240，依次刻蚀部分所述第二介质层240、第一介质层230，形成第一沟槽10，所述第一沟槽10暴露所述导电插塞220。
所述第一沟槽10可以暴露导电插塞220与隔离介质层210齐平的全部表面，也可以暴露所述导电插塞220与隔离介质层210齐平的部分表面，需要满足的只是，后续形成在第一沟槽10侧壁(即第二介质层240和第一介质层230侧壁)的底部电极与导电插塞220电接触良好。
所述第一介质层230的材料是氮化硅或氮氧化硅，所述第二介质层240的材料是二氧化硅，所述第一介质层230和第二介质层240的厚度之和为500-2000埃。形成第一沟槽10的步骤包括：在所述第二介质层240表面形成第一光刻胶层(未示出)；先以所述第一光刻胶层为掩膜，采用干法刻蚀工艺刻蚀所述第一介质层230和所述第二介质层240，直至暴露所述导电插塞220，形成所述第一沟槽10。
参考图5，在所述第一沟槽10的侧壁和底部依次形成导电层250、第三介质层260。
所述导电层250的材料是氮化钛，氮化钽层，选择氮化钽或者氮化钽的理由是氮化钛和氮化钽的阻值比较大，在由导电层250形成的底部电极与后续形成的相变层的接触面积确定的情况下，可以增加底部电极与相变层的接触电阻。在本发明的其他实施例中，所述导电层250的材料还可以是金属钨，金属钛，金属钴，金属镍或者金属铂等与第一介质层230、第二介质层240结合良好的材料。
所述导电层250的形成工艺为物理气相沉积工艺(PVD)或者化学气相沉积工艺(CVD)，所形成的导电层250的厚度小于150埃，进一步地，所述导电层250的厚度小于100埃。需要说明的是，所述导电层250的厚度越小，后续由导电层250形成的底部电极与后续形成的相变层的接触面积越小，但是受工艺条件的影响，如果导电层250的厚度过小，所述导电层250的质量可靠性会下降，比如出现所述导电层250的电学性质不稳定的问题。
本实施例中，所述第三介质层260的材料是氮化硅或氮氧化硅，形成方法为化学气相沉积工艺(CVD)。所述第三介质层260对导电层250形成保护。
参考图6，在所述第三介质层260表面形成填充满所述第一沟槽的底部抗反射层270，并在所述底部抗反射层270表面依次形成第四介质层280和图案化的第二光刻胶层(未示出)，所述第二光刻胶层的位置与所述导电插塞的位置相对应。
继续参考图5，在形成所述第三介质层260后，所形成的结构的表面是不平坦的。所述底部抗反射层270(BARC，Bottom Anti-Reflective Coating)是靠涂覆的方法填充满所述第一沟槽，有利于形成平坦的表面。
形成所述底部抗反射层270之后，采用低温氧化工艺在所述底部抗反射层270表面形成第四介质层280，所述第四介质层280对底部抗反射层270形成保护，防止在形成图案化的第二光刻胶层的过程中损伤所述底部抗反射层270。另外采用低温氧化工艺形成第四介质层280也可以防止因为高温而对所述底部抗反射层270造成损伤。
所述第二光刻胶层的位置与所述导电插塞的位置相对应需要满足的只是：以所述第二光刻胶层为掩膜刻蚀所述导电层250后，可以使导电层250与各导电插塞220电接触的部分相互电隔离。图7是沿图6中A-A线的剖面图，由图7可以看出，导电层250与导电插塞220电连接。
参考图8，以所述第二光刻胶层为掩膜，依次刻蚀所述第四介质层、底部抗反射层、第三介质层260、导电层250，直至暴露所述隔离介质层，刻蚀后，去除所述第二光刻胶层以及剩余的第四介质层和底部抗反射层。
本实施例中，采用干法刻蚀工艺依次刻蚀所述第四介质层、底部抗反射层、第三介质层260、导电层250。
如图8所示，经过所述刻蚀，导电层250与不同导电插塞电连接的部分相互分离，即各导电插塞电绝缘。
参考图9，形成与所保留的第三介质层260齐平的第五介质层300，对所述第五介质层300进行平坦化处理，直至暴露所述第二介质层240，形成位于所述第二介质层240和第一介质层230侧壁，且与所述导电插塞电连接的底部电极310。
本实施例中，所述第五介质层300的形成工艺为高密度等离子体化学气相沉积工艺。采用高密度等离子体化学气相沉积工艺可以形成填充质量高的第五介质层300，所形成的第五介质层300的材料是二氧化硅。
平坦化处理后所形成的底部电极310暴露的表面的宽度(x方向)等于导电层的厚度，小于导电插塞的宽度，也就是说所述底部电极310的宽度小于150埃，进一步小于100埃。
参考图10，平坦化处理后，在所述底部电极310和第五介质层300表面依次形成第六介质层320和第七介质层330，并在所述第七介质层330表面形成第三光刻胶层340，所述第三光刻胶340的宽度方向垂直于所述底部电极310的宽度的方向，所述第三光刻胶340与底部电极310正对的部分的宽度(y方向为宽度方向)小于底部电极310的宽度。
所述第六介质层320的材料是氮化硅或者氮氧化硅，所述第七介质层330的材料是二氧化硅。
本实施例中，所述第三光刻胶340的宽度方向指的是图10中的y方向，所述底部电极310的宽度方向是x方向，y方向与x方向垂直。所述第三光刻胶340的宽度方向垂直于所述底部电极310的宽度的方向的目的是，后续形成的相变层的宽度方向与所述底部电极310的宽度方向正交。所述相变层的宽度方向与所述底部电极的宽度方向正交的好处是，所述相变层与所述底部电极的接触面积是相变层的宽度与所述底部电极的宽度的乘积，以实现接触面积的最小值。在本发明的其他实施例中，相变层的宽度方向与所述底部电极的宽度方向的夹角的值还可以是90度之外的值，即所述第三光刻胶340的宽度方向与所述底部电极310的宽度的方向的夹角还可以是90度之外的角。
所述第三光刻胶340与底部电极310正对的部分的宽度小于底部电极310的宽度的好处是，可以实现后续形成的相变层与底部电极310电接触。
参考图11，以所述第三光刻胶层340为掩膜依次刻蚀所述第七介质层330、第六介质层320，直至暴露所述底部电极310，形成第二沟槽20；
本实施例中，所述第二沟槽20至少暴露各所述底部电极310的部分表面，以使后续形成在第二沟槽20侧壁的相变层与底部电极310电接触。
本实施例中，所述刻蚀工艺包括：以所述第三光刻胶层340为掩膜采用干法刻蚀工艺刻蚀所述第七介质层330，直至暴露所述第六介质层320；采用湿法刻蚀工艺刻蚀暴露的所述第六介质层320，直至暴露所述第五介质层300；然后去除所述第三光刻胶层340。
参考图12，在所述第二沟槽的侧壁和底部形成相变材料层350；
在本实施例中，采用选择性外延生长工艺形成所述相变材料层350，所述相变材料层350的材料是GST材料。
在本实施例中，所述相变材料层350位于第二沟槽侧壁的宽度小于200埃。由图12可以看出，所述宽度越小，相变材料层350与底部电极310的接触面积越小，但是受工艺条件的限制，所述相变材料层350的宽度过小可能会导致所述相变材料层350的性能不好，比如电学性能不稳定等。
为了便于观察相变材料层350与底部电极310的接触面积，在图12及后续的图13、图15中，所形成的结构的一角没有被示出。
参考图13，去除所述相变材料层位于所述第二沟槽底部的部分，以及位于所述第二沟槽宽度方向的侧壁表面的部分，形成相变层360。
本实施例中，采用回刻工艺去除所述相变材料层位于所述第二沟槽底部的部分，以及位于所述第二沟槽宽度方向(y方向)的侧壁表面的部分。
图14是所述回刻工艺之后，所述相变层360和底部电极310的俯视图。如图14所述，所述相变层360和底部电极310的接触面积等于所述相变层360的宽度a，与所述底部电极310的宽度b的乘积。相比于现有技术中，相变层与底部电极的接触面积等于相变层的面积，或者底部电极的面积，本发明的实施例显著减小了相变层360与底部电极310的接触面积。
参考图15，形成所述相变层360之后，还包括在所述相变层360表面形成与所述相变层360电连接的顶部电极370。
本实施例中，所述顶部电极370的形成工艺包括：
形成所述相变层360后，形成填充满所述第二沟槽的第八介质层(未标示)；在所述相变层360和第八介质层表面形成顶部导电层；刻蚀所述顶部导电层，形成与所述相变层电连接的顶部电极370。
综上，在本发明的实施例中，通过形成相交的底部电极与相变层，使得底部电极与相变层的接触面积等于底部电极的宽度与相变层的宽度的乘积，从而减小所述底部电极与相变层的接触面积；
进一步，在本发明的实施例中，通过在第一介质层和第二介质层的侧壁形成底部电极，在第六介质层和第七介质层的侧壁形成相变层的方法，减小了底部电极与相变层的宽度，从而进一步减小底部电极与相变层的接触面积。
相应地，本发明还提供一种相变存储器，请参考图16，本发明的实施例所提供的相变存储器包括：半导体衬底(未示出)，位于所述半导体衬底表面的二极管200，与所述二极管200电连接的导电插塞220；位于所述导电插塞220表面，且与所述导电插塞220电连接的底部电极310；位于所述底部电极310表面，且与所述底部电极310电连接的相变层360；其中，所述底部电极310与所述相变层360交叉。
在本发明的实施例中，所述底部电极310与所述相变层360正交。所述底部电极310的宽度小于150埃；所述相变层360的宽度小于200埃。
进一步，所述底部电极310的材料是氮化钛或氮化钽，金属钨，金属钛，金属钴，金属镍或者金属铂。
本发明的实施例所提供的相变存储器的底部电极与相变层相交，所以减小了所述底部电极与相变层的接触面积。
综上，在本发明的实施例所提供的相变存储器形成方法中，通过形成交叉的底部电极与相变层，使得底部电极与相变层的接触面积等于底部电极的宽度与相变层的宽度的乘积，从而减小所述底部电极与相变层的接触面积；
进一步，在本发明的实施例所提供的相变存储器形成方法中，通过在第一介质层和第二介质层的侧壁形成底部电极，在第六介质层和第七介质层的侧壁形成相变层的方法，减小了底部电极与相变层的宽度，从而进一步减小底部电极与相变层的接触面积；
本发明的实施例所提供的相变存储器的底部电极与相变层交叉，所以所述底部电极与相变层的接触面积小。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (23)
1.一种相变存储器形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有隔离介质层，以及贯穿所述隔离介质层的导电插塞；
形成与所述导电插塞电连接的底部电极；
在所述底部电极的表面形成与所述底部电极交叉的相变层。
2.如权利要求1所述相变存储器形成方法，其特征在于，所述底部电极和相变层都是条状结构。
3.如权利要求1所述相变存储器形成方法，其特征在于，所述底部电极的宽度小于导电插塞的宽度。
4.如权利要求1所述相变存储器形成方法，其特征在于，所述底部电极的宽度小于150埃。
5.如权利要求1所述相变存储器形成方法，其特征在于，所述底部电极的形成方法包括：
在所述隔离介质层和导电插塞的表面依次形成第一介质层、第二介质层，依次刻蚀所述第二介质层、第一介质层，形成第一沟槽，所述第一沟槽暴露所述导电插塞；
在所述第一沟槽的侧壁和底部依次形成导电层、第三介质层，以及填充满所述第一沟槽的底部抗反射层；
在所述底部抗反射层表面依次形成第四介质层和图案化的第二光刻胶层，所述第二光刻胶层的位置与所述导电插塞的位置相对应；
以所述第二光刻胶层为掩膜，依次刻蚀所述第四介质层、底部抗反射层、第三介质层、导电层，直至暴露隔离介质层；
刻蚀后，去除所述第二光刻胶层以及剩余的第四介质层和底部抗反射层，并形成与所保留的第三介质层齐平的第五介质层，对所述第五介质层进行平坦化处理，直至暴露所述第二介质层，形成位于所述第二介质层侧壁，且与所述导电插塞电连接的底部电极。
6.如权利要求5所述相变存储器形成方法，其特征在于，所述第一介质层的材料是氮化硅或氮氧化硅。
7.如权利要求5所述相变存储器形成方法，其特征在于，所述第二介质层的材料是二氧化硅。
8.如权利要求5所述相变存储器形成方法，其特征在于，形成第一沟槽的步骤包括：在所述第二介质层表面形成第一刻胶层；以所述第一光刻胶层为掩膜采用干法刻蚀工艺刻蚀所述第二介质层和第一介质层。
9.如权利要求5所述相变存储器形成方法，其特征在于，所述导电层的材料是氮化钛，氮化钽，金属钨，金属钛，金属钴，金属镍或者金属铂。
10.如权利要求5所述相变存储器形成方法，其特征在于，第四介质层的形成工艺是低温氧化工艺。
11.如权利要求5所述相变存储器形成方法，其特征在于，所述第五介质层的形成工艺为高密度等离子体化学气相沉积工艺。
12.如权利要求5所述相变存储器形成方法，其特征在于，所述相变层的形成工艺包括：
平坦化处理后，在所述底部电极和第五介质层表面依次形成第六介质层和第七介质层；
在所述第七介质层表面形成第三光刻胶层，所述第三光刻胶的宽度方向与所述底部电极的宽度方向相交；
以所述第三光刻胶层为掩膜依次刻蚀所述第七介质层、第六介质层，形成第二沟槽；
在所述第二沟槽的侧壁和底部形成相变材料层；
去除所述相变材料层位于所述第二沟槽底部的部分，以及所述相变材料层位于第二沟槽宽度方向的侧壁的部分，形成相变层。
13.如权利要求12所述相变存储器形成方法，其特征在于，所述第六介质层的材料是氮化硅或氮氧化硅。
14.如权利要求12所述相变存储器形成方法，其特征在于，所述第七介质层的材料是二氧化硅。
15.如权利要求1所述相变存储器形成方法，其特征在于，还包括：在所述相变层表面形成与所述相变层电连接的顶部电极。
16.如权利要求12所述相变存储器形成方法，其特征在于，所述顶部电极的形成工艺包括：形成相变层后，形成填充满所述第二沟槽的第八介质层；在所述相变层和第八介质层表面形成顶部导电层；刻蚀所述顶部导电层，形成与所述相变层电连接的顶部电极。
17.如权利要求1所述相变存储器形成方法，其特征在于，所述相变层的宽度小于200埃。
18.如权利要求1所述相变存储器形成方法，其特征在于，所述相变层与所述底部电极正交。
19.一种相变存储器，包括：半导体衬底，位于所述半导体衬底表面的二极管，与所述二极管电连接的导电插塞；位于所述导电插塞表面，且与所述导电插塞电连接的底部电极；位于所述底部电极表面，且与所述底部电极电连接的相变层；其特征在于，所述底部电极与所述相变层交叉。
20.依据权利要求19的相变存储器，其特征在于，所述底部电极与所述相变层正交。
21.依据权利要求19的相变存储器，其特征在于，所述底部电极的宽度小于150埃。
22.依据权利要求19的相变存储器，其特征在于，所述相变层的宽度小于200埃。
23.依据权利要求19的相变存储器，其特征在于，所述底部电极的材料是氮化钛，氮化钽，金属钨，金属钛，金属钴，金属镍或者金属铂。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201110297157.1A CN103022348B (zh) | 2011-09-27 | 2011-09-27 | 相变存储器及其形成方法 |
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| CN201110297157.1A CN103022348B (zh) | 2011-09-27 | 2011-09-27 | 相变存储器及其形成方法 |
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| CN103022348A true CN103022348A (zh) | 2013-04-03 |
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