CN102982848A - 存储器系统 - Google Patents

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CN102982848A CN 201210328280 CN201210328280A CN102982848A CN 102982848 A CN102982848 A CN 102982848A CN 201210328280 CN201210328280 CN 201210328280 CN 201210328280 A CN201210328280 A CN 201210328280A CN 102982848 A CN102982848 A CN 102982848A
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柳鹤洙
姜郁成
朴哲佑
崔周善
黄泓善
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Abstract

一种半导体器件，包括：包括多个存储器单元的第一存储器区域；测试单元，被配置成测试所述第一存储器区域，并从所述多个存储器单元中检测弱位；和，第二存储器区域，被配置成存储所述第一存储器区域的弱位地址（WBA），和预期要被存储在弱位中的数据，其中，所述第一存储器区域和所述第二存储器区域包括不同类型的存储器单元。

Description

存储器系统
相关申请的交叉引用
本申请要求2011年9月6日在美国专利商标局递交的No.61/531,197号美国临时专利申请的优先权，以及2012年5月10日在韩国知识产权局递交的No.10-2012-0049775号韩国专利申请的优先权，其公开通过引用被全部包含于此。
技术领域
示范性实施例涉及存储器系统，更具体地，涉及从存储器单元当中筛查弱位并修复该弱位的半导体器件、包括该半导体器件的存储器模块和存储器系统。
背景技术
在高性能电子系统中广泛使用的半导体器件具有增大的容量和速度。根据工艺缩放，作为半导体器件范例的动态随机存取存储器（DRAM）可以具有减小的单元电容器和小的特征尺寸。但是，由于减小的单元电容器和小的特征尺寸所致，各种器件特性可能恶化。例如，具有较短刷新时间的单元的数量可能增加，单元写特性可能恶化，或者，具有可变保持时间的单元的数量可能增加。但是，当通过使用冗余DRAM单元替换具有前述弱特性的弱单元时，可能导致DRAM芯片的面积代价问题。
发明内容
示范性实施例提供了一种从存储器单元当中筛查弱位并修改该弱位的半导体器件，以及包括该半导体器件的存储器模块和存储器系统。
根据示范性实施例的一个方面，提供了一种半导体器件，包括：包括多个存储器单元的第一存储器区域；测试第一存储器区域并检测所述多个存储器单元当中的弱位的测试单元；和存储所述第一存储器区域的弱位地址（WBA）和预期要存储在所述弱位中的数据的第二存储器区域。第一存储器区域和第二存储器区域包括不同类型的存储器单元。
所述半导体器件还包括以非易失方式存储第一存储器区域的WBA的第三存储器区域。
第一存储器区域可以被形成为动态随机存取存储器（DRAM）单元。弱位可以是来自具有弱刷新特性、弱单元写特性或者弱数据数据保持特性的DRAM单元中的位。
第二存储器区域可以被形成为静态随机存取存储器（SRAM）单元。
第三存储器区域可以被形成为反熔丝阵列和熔丝阵列其中之一。
测试单元可以通过使用由命令和定址的各种组合组成的测试序列来筛查WBA。在测试中，测试单元可以产生主动-预充电（active-precharge）命令而无需读或写命令。测试序列可以产生嵌套地址图案，其中，下层地址序列循环在上层地址序列循环中退出。
在工厂中，测试单元可以筛查第一存储器区域的WBA，然后，可以把WBA和对应的数据存储在错误日志寄存器中。
测试单元可以提供用于在现场中编程用户期望的测试图案的用户设置测试序列。
测试单元可以在测试期间改变第一存储器区域的直流（DC）偏置电平。测试单元可以通过使用第一存储器区域中的模式寄存器调整DC偏置电平。模式寄存器可以受测试所述半导体期间的测试设备控制。
测试单元可以以预先确定的分辨率调整第一存储器区域的交流（AC）定时参数。测试单元可以通过使用第一存储器区域中的AC定时控制寄存器来调整AC定时参数。AC定时控制寄存器可以受测试所述半导体期间的测试设备控制。
第二存储器区域可以根据数据替换粒度（data replacement granularity，DRG），按位单位、芯片单位、芯片组单位或者颗粒(rank)单位修复第一存储器区域的弱位。第二存储器区域可以通过使用分配给第一存储器区域的数据输入/输出信号（DQ）的开关控制位（switch control bit，SCB）选择要被修复的位。第二存储器区域可以通过使用DRG和SCB，通过把要被修复的位映射到DQ来选择该位。
第二存储器区域可以存储WBA，并且可以被形成为针对请求地址执行地址匹配操作的内容可寻址存储器（content-addressable memory，CAM）。地址匹配操作可以涉及把请求地址与WBA的行地址进行比较，然后，把请求地址与WBA的列地址进行比较。
第二存储器区域可以包括存储WBA的WBA表SRAM、存储预期被存储在WBA中的数据的数据SRAM，以及切换第一存储器区域或者数据SRAM的开关，并且，WBA表SRAM和数据SRAM可以通过片外接口通信。
第二存储器区域可以包括边带控制单元，所述边带控制单元被连接到WBA表SRAM，并且其把指示WBA的匹配的边带控制数据包通过边带总线（sideband buses，SBB）传递到所述开关。边带控制单元可以通过使用前同步和后同步信号来传递边带控制数据包。
在第一存储器区域的刷新周期期间，第二存储器区域可以执行清洗(scrub)操作以便校正其自身错误。
所述半导体器件可以执行功率管理，以便允许第二存储器区域在第一存储器区域的掉电模式、刷新模式或者测试模式中被开启。所述半导体器件可以允许第二存储器区域的功率节省模式的开始和唤醒与第一存储器区域相比，被首先执行。
在针对第一存储器区域的读/写操作期间，所述半导体器件关断在请求地址处要由第二存储器区域代替的第一存储器区域的数据输入或输出缓冲器。所述半导体器件可以通过使用第一存储器区域的数据掩蔽（data mask，DM）信号来关断第一存储器区域的数据路径。
第三存储器区域可以存储包括关于所述WBA的颗粒地址、所述WBA的数量、关于所述WBA的行、列和组地址以及用于把要修复的位映射到DQ的SCB的元表。
在所述半导体期间上电期间，元表可以被存储在第二存储器区域中，并且，主机所请求的行、列、组和颗粒地址可与存储在第二存储器区域中的元表进行比较，藉此产生匹配信号，并且，可通过被映射到SCB的DQ修改弱位。
第一存储器区域可以具有堆栈结构，其中，多个DRAM芯片在电气上通过硅过孔（through silicon via，TSV）和微凸起（microbump）彼此连接。测试单元和第二存储器区域可被安装在接口芯片中，并且第一存储器区域可以被设置在接口芯片上。
根据示范性实施例的另一个方面，提供了一种存储器模块，包括：模块板；安装在模块板上并且包括多个存储器单元的至少一个存储器芯片；和，安装在模块板上并且管理所述至少一个存储器芯片的操作的存储器缓冲器芯片。所述存储器缓冲器芯片可以包括：检测所述多个存储器单元当中的弱位的测试单元；存储所述至少一个存储器芯片的弱位地址（WBA）和预期要存储在所述弱位中的数据的第一存储器区域；和，以非易失方式存储所述至少一个存储器芯片的WBA的第二存储器区域。所述至少一个存储器芯片和存储器缓冲器芯片中的第一存储器区域可以包括不同类型的存储器单元。
根据示范性实施例的另一个方面，提供了一种存储器控制器，所述存储器控制器与包括多个存储器单元的存储器芯片通信，其中，所述存储器控制器包括：检测所述多个存储器单元中的弱位的测试单元；存储所述存储器芯片的弱位地址（WBA）和预期要存储在所述弱位中的数据的第一存储器区域；和，以非易失方式存储所述存储器芯片的WBA的第二存储器区域。所述存储器芯片和第一存储器区域可以包括不同类型的存储器单元。
根据示范性实施例的又一个方面，一种半导体器件可以包括：包括多个RAM存储器单元的第一存储器区域；测试单元，被配置成检测所述多个存储器单元中的弱单元的位地址；和包括多个RAM单元的第二存储器区域，被配置成把检测到的地址存储为弱位地址（WBA），并被配置成存储被寻址成要存储在检测到的地址上的数据。
附图说明
通过参考附图详细描述示范性实施例，示范性实施例的上述和其他特征和益处将变得更为清晰。附图旨在描绘示范性实施例，并且不应被解释为限制权利要求的范围。除非明确地注明，否则附图不应被视为按比例绘制。
图1是根据至少一个示范性实施例的、包括存储器缓冲器芯片的存储器系统的图；
图2示出了根据至少一个示范性实施例的、通过用于存储器的内建自测试（built-in self-test for memory，BFM）的用户编程测试序列的流程；
图3是根据至少一个示范性实施例的、使用BFM的包括自测试序列的测试序列的图；
图4是根据至少一个示范性实施例的、通过使用BFM的现场诊断修复流程的图；
图5是根据至少一个示范性实施例的、使用BFM的现场请求修复的图；
图6是示出根据至少一个示范性实施例的在工厂中的错误日志和存储流程的图；
图7是示出根据至少一个示范性实施例的、在现场诊断修复中的错误日志和存储流程的图；
图8是示出根据至少一个示范性实施例的、在现场请求修复中的错误日志和存储流程的图；
图9是根据至少一个示范性实施例的BFM所用的测试方法的流程图；
图10示出根据至少一个示范性实施例的、控制BFM的内部直流（DC）电压的方法；
图11是图10的模式寄存器设置操作的定时图；
图12是根据至少一个示范性实施例的、控制BFM的内部交流（AC）定时的方法的框图；
图13和图14示出了根据至少一个示范性实施例的使用自动测试设备（auto test equipment，ATE）的弱位地址（weak bit address，WBA）传送的流程和定时；
图15是示出根据至少一个示范性实施例的、到缓冲器芯片的WBA传送的图；
图16示出根据至少一个示范性实施例的BFM的WBA字段；
图17到图20示出根据至少一个示范性实施例的、BFM中的WBA和数据输入/输出信号（DQ）之间的映射；
图21示出根据至少一个示范性实施例的通过使用BFM的WBA产生流程；
图22是示出根据至少一个示范性实施例的传送通过使用BFM产生的WBA的缓冲器芯片的图；
图23是示出根据至少一个示范性实施例的传送通过使用BFM产生的WBA的缓冲器芯片的图；
图24到图26示出根据至少一个示范性实施例的WBA表和数据静态随机存取存储器（SRAM）的格式；
图27示出了根据至少一个示范性实施例的开关控制位（SCB）映射操作；
图28和图29示出了根据数据替换粒度（DRG）和SCB的组合的WBA表和数据SRAM的容量；
图30示出了根据至少一个示范性实施例的基于颗粒的WBA的并行比较；
图31A和图31B示出了根据至少一个示范性实施例的元表(metatable)的格式；
图32A和图32B示出了根据至少一个示范性实施例的非易失性存储器（NVM）的格式；
图33是示出根据至少一个示范性实施例的顺序匹配的图；
图34是根据至少一个示范性实施例的存储器系统的图；
图35和图36示出根据至少一个示范性实施例的边带控制数据包的布局和字段；
图37和图38示出了根据至少一个示范性实施例的边带总线（sidebandbuses，SBB）的操作定时；
图39示出了根据至少一个示范性实施例的SRAM错误处理；
图40示出了根据至少一个示范性实施例的功率管理；
图41是根据至少一个示范性实施例的存储器器件的图；
图42是根据至少一个示范性实施例的存储器器件的图；
图43是根据至少一个示范性实施例的存储器模块的图；和
图44是根据至少一个示范性实施例的存储器模块的图
具体实施方式
这里公开了详细的示范性实施例。但是，这里公开的具体结构和功能细节仅仅是代表性的，为了描述示范性实施例。但是，示范性实施例可被以很多替代形式具体实施，并且不应被理解为只限于这里给出的实施例。
因此，虽然示范性实施例能够有各种修改和替代形式，但是其实施例在附图中通过举例示出，并且将在这里被详细描述。但是，应该理解，并非打算将示范性实施例限于所公开的特定形式，相反，示范性实施例要覆盖所有落入示范性实施例的范围内的修改、等同和替换。贯穿对附图的描述，相同的数字指示相同的元件。
将会理解，尽管这里可能使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语限制。这些术语只被用来将一个元件与另一个加以区分。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件而不偏离示范性实施例的范围。如这里所使用的，术语“和/或”包括相关联的被列出项目中的一个或多个的任意和所有组合。
将会理解，当一元件被称为被“连接”或者“耦合”到另一元件时，其可以直接连接或者耦合到另一元件，或者，可能存在居间的元件。相反，当一元件被称为被“直接连接”或者“直接耦合”到另一元件时，不存在居间的元件。用来描述元件之间关系的其他词汇应该被以相同方式解释（例如，“在…之间”相对于“直接在…之间”，“相邻”相对于“直接相邻”，等等。）
这里使用的术语仅仅是为了描述特定实施例，并非旨在限制示范性实施例。如这里所使用的，单数形式“一”、“一个”和“该”预期也包括复数形式，除非上下文清楚地指出。还将会理解，术语“包含”、“包括”当在这里被使用时，指定了存在所陈述的特征、部分、步骤、操作、元件和/或部件，但是不排除存在或者添加一个或多个其他的特征、部分、步骤、操作、元件、部件和/或其组。
也应该注意，在某些替换的实施方案中，注明的功能/动作可能不按图中注明的顺序出现。例如，接连示出的两幅图实际上可能被基本同时地执行，或者，有时候可能按相反顺序执行，取决于所涉及的功能/动作。
根据动态随机存取存储器（DRAM）缩放，单元电容器减小，并且小的特征尺寸被具体实施。由于减小的单元电容器和小的特征尺寸所致，各种器件特性可能恶化。例如，具有较短刷新时间的单元的数量可能增加，单元写特性可能恶化，或者，具有可变保持时间的单元的数量可能增加。但是，当通过冗余DRAM单元替换具有前述弱特性的弱单元时，可能导致DRAM芯片的面积代价问题。
此外，因为在冗余DRAM单元中同样地表现出弱特性，所以优良率可能下降。
在弱单位被与DRAM分离的存储器替换的情况下，可能期望使用不使存储器系统的功能恶化并且对外部主机控制器透明的弱单元替换技术。一般地，由于测试环境建设和检测图案的复杂性所致，在工厂中执行弱单元筛查。因此，对于基于具有能够在工厂级检测弱单元的内建自测试技术的存储器缓冲器，通过使用外部存储器替换弱单元并且对主机透明的存储器系统存在需求。
图1是根据至少一个示范性实施例，包括存储器缓冲器芯片110的存储器系统100的图。
参考图1，存储器系统100包括存储器缓冲器芯片110、主机120和存储器器件130。存储器缓冲器芯片110可以包括：用于检测存储器器件130中的弱存储器单元的测试单元10和用于替换存储器器件130中的弱存储器单元的第一存储器单元20。测试单元10可以使用存储器内建自测试（BFM），并且第一存储器单元20可以使用静态随机存取存储器（SRAM），其中SRAM是易失性存储器。
存储器缓冲器110还可以包括第二存储器单元30，当测试单元10检测到弱存储器单元时，第二存储器单元30存储弱存储器单元的地址。第二存储器单元30可以使用例如熔丝阵列或者反熔丝阵列的非易失性存储器（NVM）。此后，为了描述方便，测试单元10可以被称为‘BFM 10’，第一存储器单元20可以被称为‘SRAM 20’，并且第二存储器单元30可以被称为‘NVM 30’。而且，存储器缓冲器芯片110可以被称为‘缓冲器芯片110’，并且存储器器件130可以被称为‘DRAM 130’、‘存储器模块’，或者‘模块’。
BFM 10是筛查DRAM 130中的弱位的关键元件。弱位指示在刷新、单元写特性或者数据保持时间上表现出弱特性的弱单元的位地址。单元写特性可以包括例如完成单元写操作所要求的时间或者功率的量。刷新特性可以包括例如完成刷新操作所要求的时间或者功率的量。数据保持时间特性可以包括例如数据被编程在单元中之后在单元中保持的时间量。弱特性可以被定义为被确定为在参考值范围外部的单元的特性。特性的参考值范围包括例如刷新、单元写和数据保持时间特性的参考值范围，特性的参考值范围可被根据用户的偏好或者存储器系统制造商设置。不仅在存储器系统100目前正在使用中的现场场景中，而且在制造存储器系统100期间在制造工厂中，BFM 10实现了针对存储器单元缺陷的快速测试。BFM 10可以检测弱位，并且可以在NVM 30中存储弱位地址（WBA）。可以在工厂和现场其中任意一个中执行检测和存储操作。NVM 30可以被包括在存储器、缓冲器芯片、存储器模块、三维（3D）堆叠中的逻辑芯片、存储器控制器或者中央处理单元（CPU）中的任何一个中。
此外，当弱位被实时检测时，地址匹配表也可以被更新。当WBA被BFM10检测到或者硬错误被主机检测到时，WBA可被添加到NVM 30中的地址映射表。而且，因为数据在WBA被替换之后由SRAM 20访问，所以数据可以被从DRAM 130复制到SRAM 20。因此，SRAM 20可被称为‘数据SRAM20’。
BFM 10可以改变DRAM 130的直流（DC）偏置电平，并且可以在产品级测试期间编程用户设置测试序列。定制DRAM的测试序列可在模块被组装之后并且在BFM 10被驱动之前，在工厂中由用户编程到NVM 30中。预编程的测试序列由内建自测试（built-in self-test，BIST）引擎选择性地执行。不仅在工厂中，而且在现场中，BFM 10可以向用户提供针对测试各种类型的测试序列的许可。
BFM 10可以包括寻址、数据图案定义、基本测试算法、存储器DC电平控制、用户定义测试序列编程流程和弱位更新方法。在存储器芯片被设计之后，BFM 10可以编程由用户添加的测试图案。在工厂中，测试图案程序可以被存储在测试设备或者个人计算机（PC）中。在现场中，测试图案程序可以被存储在存储器模块中的NVM中。
图2示出了根据至少一个示范性实施例的、通过BFM的用户编程测试序列的流程。
参考图2，在存储器模块组装（操作82）之后，测试序列程序可以被存储到测试设备、PC或者缓冲器芯片110中的NVM 30中（操作84）。此后，自动测试设备（ATE）驱动BFM 10（操作86），然后，WBA可以被存储到缓冲器芯片110中的NVM 30中。
每一测试序列可以包括多个子测试序列。例如，在每一测试序列中，可以编程256个子测试序列。在每一子测试序列被存储到NVM 30中之前，BFM寄存器可以选择要在其中编程当前测试序列的目标NVM的位置，例如b[30:27]寄存器位。
子测试序列的数量可以由BFM寄存器中的b[38:31]寄存器位来定义。而且，BFM寄存器的位可以被设置成确定包括存储器访问控制、数据图案、DRAM定时、DC电压电平、算法等的测试流程。当设置了BFM寄存器的所有位时，BFM寄存器（例如第三位）可以被设置为“1”，以便把这些位的值转储到NVM 30中对应的序列字段。
为了防止在设置BFM寄存器的位的过程期间BFM 10的执行，BFM寄存器的第一位可以保持“0”。当子序列编程结束时，第三位可以被复位为“0”。测试流程可以被重复，直到所有子测试序列被编程为止。
图3是根据至少一个示范性实施例的、使用BFM 10的包括自测试序列的测试序列的图。
参考图3，测试序列可以开始第一测试序列编程（操作91）。通过编程第一子测试序列（操作92a）、通过设置对应于第一子测试序列的BFM寄存器位（操作92b），并通过把BFM寄存器位的值转储到NVM中对应的序列字段（操作92c），可以结束第一子测试序列编程（操作92）。
通过编程第二子测试序列（操作93a）、通过设置对应于第二子测试序列的BFM寄存器位（操作93b），并通过把BFM寄存器位的值转储到NVM中对应的序列字段（操作93c），可以结束第二子测试序列编程（操作93）。此后，第三子测试序列编程过程（操作94、94a、94b和94c）可被执行，并且连续地，第k+1子测试序列编程过程（操作95、95a、95b和95c）可被执行，从而可以结束第一测试序列编程（操作96）。此后，可以编程第二、第三…第N测试中的每一个的子测试序列。
在组装存储器模块之后存储器模块的制造期间，或者在存储器模块的现场操作期间，可由BFM 10检测弱单元。在制造期间，BFM 10可由ATE驱动，并且错误位地址可被存储在片上NVM中、模块内NVM中，或者PC和ATE的外部存储单元中。在现场操作期间，可根据主机120的请求驱动BFM 10，并且错误位地址不仅可被存储在NVM 30中，而且也可以被存储在缓冲器芯片110中的地址映射SRAM 20中。
图4是根据至少一个示范性实施例的、通过使用BFM 10的现场诊断修复流程的图。
参考图4，当主机120请求弱位测试时（操作101），主机120停止正常过程（操作102）。然后，主机120执行BFM 10（操作103），并且WBA被存储到NVM 30中（操作104），然后，也被存储到SRAM 20中（操作105）。此后，存储在DRAM 130中的对应数据的校正数据被复制到缓冲器芯片110中的数据SRAM 20中（操作106）。所有对WBA的访问发生在缓冲器芯片110中的SRAM 20中而非DRAM 130中。主机120恢复被暂时停止的正常过程，直到整个测试过程结束为止（操作107）。
图5是根据至少一个示范性实施例的、使用BFM 10的现场请求修复的图。
参考图5，在具有错误检查和校正（error checking and correction，ECC）校验功能的主机120中，可以实时追踪错误出现。当两个错误出现在同一地址时（操作111），则该地址具有硬故障的概率较高。在这种情况下，正常操作可被暂时停止（操作112）。具有硬故障的地址可以被存储到NVM 30（操作113）中，然后，可以被存储到缓冲器芯片110中的SRAM 20中（操作114）。在这种情况下，SRAM 20可被称为‘弱位地址映射SRAM 20’。
此后，存储在DRAM 130中的对应数据的校正数据被复制到缓冲器芯片110中的数据SRAM 20中（操作115）。所有对WBA的访问发生在缓冲器芯片110中的SRAM 20中而非DRAM 130中。主机120恢复被暂时停止的正常操作，直到整个测试过程结束为止（操作116）。
将参考图6到图8描述用于更新SRAM 20和NVM 30的算法。
在弱单元筛查测试期间，错误可被记录在错误日志寄存器中。但是，因为错误日志的数量有限，一旦错误日志被填充，则错误日志可被存储在片上NVM、模块内NVM或者PC或ATE中的外部存储单元中。当所有的错误日志寄存器被填充时，BIST引擎可以提醒用户，以暂时停止测试过程，直到错误日志寄存器被清空为止。
图6是示出根据至少一个示范性实施例的在工厂中的错误记录和存储流程的图。
参考图6，在上电之后，BFM 10被初始化（操作121）。当从ATE发出测试序列开始命令时，可以执行在BFM寄存器中定义的测试序列。首先，对开始地址进行测试（操作122），并且，如果未从其检测到错误（操作123），则检查这个地址是否是最后地址（操作124）。如果这个地址是最后地址，则BFM 10被再次初始化，并进入等待状态以便接收下一测试开始命令。否则，如果这个地址不是最后地址，则重复此循环，直到整个测试流程结束为止。在测试序列中，命令操作由实线代表，其中所述命令操作是响应于命令而被执行的操作，并且，自动操作由粗实线代表。
否则，如果在测试流程期间检测到错误（操作123），则对应的错误地址和数据被记录到错误日志寄存器中（操作125）。无论何时出现错误，都检查是否所有的错误日志寄存器都被填充了（操作126），并且，可自动执行检查操作。如果并非所有错误日志寄存器都被填充，则测试流程继续。否则，如果所有的错误日志寄存器都被填充了，则存储在错误日志寄存器中的多条数据和地址被转储到NVM 30中(操作127)。此后，测试流程自动继续，以便可以存储接下来的错误。
在现场操作期间，可通过来自主机120的请求使用BFM 10或者通过主机120中的ECC来实时更新地址映射表和数据SRAM 20。在前者的情况下，当检测到弱位时，弱位的地址可在内部添加到缓冲器芯片110中的地址映射表SRAM 20中。在后者情况下，当检测到错误位的地址时，地址可被存储在地址映射表SRAM 20中。此后，针对该地址的数据读取命令可被发到DRAM 130，然后，对应数据的校正数据可被存储到数据SRAM 20中。
图7是示出根据至少一个示范性实施例的在现场诊断修复中的错误记录和存储流程的图。
参考图7，在上电之后，BFM 10被初始化（操作131）。当从ATE发出测试序列开始命令时，执行在BFM寄存器中定义的测试序列。首先，对开始地址进行测试（操作132），并且，如果未从其检测到错误（操作133），则检查这个地址是否是最后地址（操作134）。如果这个地址是最后地址，则BFM 10被再次初始化，并进入等待状态以便接收下一测试开始命令。否则，如果这个地址不是最后地址，则重复此循环，直到整个测试流程结束为止。
否则，如果在测试流程期间检测到错误（操作133），则对应的错误地址和数据被记录到错误日志寄存器中，并且被更新到地址映射表SRAM 20中（操作135）。无论何时出现错误，都检查是否所有的错误日志寄存器都被填充了（操作136），并且，可以自动执行检查操作。如果并非所有错误日志寄存器都被填充，则测试流程继续。否则，如果所有的错误日志寄存器都被填充了，则存储在错误日志寄存器中的多条数据和地址被转储到NVM 30中(操作137)。此后，测试流程自动继续，以便可以存储接下来的错误。
图8是示出根据至少一个示范性实施例的在现场请求修复中的错误记录和存储流程的图。
参考图8，主机120执行正常操作（操作141）。当在同一地址出现两个错误时（操作142），主机120暂时停止正常操作（操作143），自动并继续更新地址映射表SRAM 20（操作144）、更新NVM 30(操作145)，并更新数据SRAM 20（操作146）。此后，当所有替换操作结束时，主机120恢复正常操作（操作141）。
图9是根据至少一个示范性实施例的BFM 10所用的测试方法的流程图。
参考图9，在测试中，可以产生主动预充电命令而无需读或写命令（操作151）。而且，可以产生嵌套地址图案，其中，下层地址序列循环（操作154）在上层地址序列循环（操作152）中退出。上层地址序列循环的测试可以开始（操作153），然后，下层地址序列循环的测试可以开始（操作154）。当测试图案被施加时，可在两个指定行中来回重复测试图案（操作155）。可以在一行上重复地执行主动预充电操作。
当下层地址序列循环的测试通过时（操作157），可以扫描输出测试结果（操作158）。可根据上面参考先前的实施例描述（参考图6到图8）的错误记录和存储流程存储被扫描输出的测试结果。当嵌套地址图案的测试完成时（操作159），BFM测试结束。在测试中，可调整主动预充电命令之间的空操作命令（no-operation commands，NOP）的数量。而且，可编程沿着行方向或者列方向的跳动的大小。
图10示出了根据至少一个示范性实施例的控制BFM 10的内部直流（DC）电压的方法。
参考图10，有可能提供一种协议以便通过使用DRAM 130中的模式寄存器来调整DRAM 130的内部DC电压电平。例如可以使用MR3模式寄存器。MR3模式寄存器可被设置成受缓冲器芯片110或者测试设备控制。与MR3模式寄存器有关的A3到A10位可被设置成控制DC电平。可以通过测试设备以及用户定义测试序列程序中的任何一个来控制寄存器字段位。
A3和A4位可以把第一DC电平DC0设置为四个不同的电平。A5和A6位可以把第二DC电平DC1设置为四个不同的电平。A7和A8位可以把第三DC电平DC2设置为四个不同的电平。A9和A10位可以把第四DC电平DC3设置为四个不同的电平。第一到第四DC电平DC0到DC3可被设置为引导电压VPP的电平、内部功率电压VINT的电平、反偏置电压VBB的电平，或者位线预充电电压VBL的电平。
可以在BFM寄存器中的特定字段中定义相同数量的位。BFM寄存器位[48:41]可被设置为四个类型的DC。每一个DC可被设置为四个不同的电平。可以向当被要求时改变DC电压电平的用户定义测试序列程序请求电平设置。
在上电以后，MR3模式寄存器和BFM DC寄存器的缺省DC电平设置值都是“00”。无论何时测试序列结束，MR3模式寄存器和BFM DC寄存器的对应位可被复位为“00”。
当MR3模式寄存器受测试设备控制时，MR3模式寄存器的对应位可被ATE直接编程。为了防止在正常操作期间的偶发的非期望DC偏置电平改变，在整个修复过程结束之后，存储器可以包括用于禁用DC电压电平控制功能的熔丝和逻辑。
图11是图10的模式寄存器设置操作的定时图。
参考图11，模式寄存器写操作可被设置成在模式寄存器设置命令周期时间tMRD期间完成，tMRD是MRS命令之间的最小时间。可以在MRS命令和非MRS命令之间设置最小时间tMRD。
图12是根据至少一个示范性实施例的控制BFM 10的内部交流（AC）定时的方法的图。
参考图12，BFM 10可以以预先确定的或者基准分辨率调整所有的AC定时参数。AC定时参数可以包括tRAS、tRP、tRCD、tWR、tREF、tPAUSE，等等。在缓冲器芯片110中，可基于系统时钟周期tCK调整AC定时（参考图1）。而且，在DRAM 130中（参考图1），可以在DRAM 130中和缓冲器芯片110之间安排协议，以便可以准确地调整AC定时分辨率。
DRAM 130中的AC定时控制寄存器11可受缓冲器芯片110或者测试设备控制。在一个测试序列中，可有区别地施加被访问以导致压力的单元的AC定时与针对免测试条件被访问的单元的AC定时。
当使用ATE测试DRAM 130时，WAB可能出现，并且可以被存储在DRAM 130中的NVM中，或者可以被存储在NVM 30中。
图13和图14示出了根据至少一个示范性实施例的使用ATE的WBA传送的流程和定时。
参考图13，在WBA传送流程中，在上电之后（操作191），读取串行存在检测（serial presence detect，SPD）（操作192），其中SPD是个体存储器信息。SPD可被形成为NVM（例如电可清洗可编程只读存储器（EEPROM））。当设计存储器接口时，可以把关于安装在存储器模块中的半导体存储器件的信息记录到SPD中，并且，信息的例子包括行和列地址的数量、数据宽度、颗粒数、每一颗粒的存储器密度、半导体存储器件的数量、每一半导体存储器件的存储器密度等等。当存储器系统被初始化时，可以把存储器模块信息Module_info从SPD提供给存储器控制器。
缓冲器芯片110被初始化（操作193），并且DRAM 130被初始化（操作194）。当DRAM 130被初始化时，在ATE测试期间出现的WBA可以被存储到DRAM 130中的NVM中。此后，执行ZQ校准（操作195）、执行缓冲器芯片110中的DRAM训练（操作196）、执行通过主机120的缓冲器芯片训练（操作197），然后，执行正常训练（操作198）。
在所有应用设置所需的模式寄存器内容被全部初始化之后，可以响应于模式寄存器设置（mode register set，MRS）命令而初始化使用模式目的寄存器（mode purpose register，MPR）功能的WBA传送模式。在WBA传送模式中，可以以固定的突发长度和背对背读取模式（back-to-back read mode）顺序执行DRAM 130中的NVM中的WBA的检测。由主机发出的MPR读取命令的数量是预先定义的值，其依赖于WBA的最大数量、数据宽度、颗粒的数量和突发长度。
可以通过所有数据输入/输出信号（DQ），利用最后的WBA传送DRAM130的WBA的有效数量。可以以逐颗粒的方式执行WBA的传送，因此，总的WBA传送时间可被计算为tWBA。如图14中所示，tWBA可被确定为“传送延迟（TL）+每一颗粒的WBA数量*颗粒的数量”。TL可以具有预先确定的或者基准固定值，并且可由主机120来编程。
图15是示出根据至少一个示范性实施例的到缓冲器芯片110的WBA传送的图。
图15示出了DRAM 130和缓冲器芯片110之间的WBA传送。DRAM130可以包括NVM 211、WBA缓冲器单元212和WBA传送单元213。NVM211可以被形成为根据WBA被编程的反熔丝。WBA缓冲器单元212可以从NVM 211预取WBA，其中，根据x4DRAM架构，WBA对应于4的倍数。
WBA传送单元213可以把被预取到WBA缓冲器单元212的WBA传送到DQ。WBA传送单元213可以流水线方式把WBA传送到缓冲器芯片110。缓冲器芯片110可以包括接收传送自DRAM 130的WBA的WBA接收单元215。而且，WBA接收单元215可以接收从DRAM 130读取的MPR值。
通过把WBA预取到WBA缓冲器单元212，并且通过解多路复用把被缓冲的WBA流水线化，可以提高到缓冲器芯片110的WBA传送的传送速率，其中WBA缓冲器单元212是4的倍数（x4DRAM）或者8的倍数(x8DRAM)。
图16示出根据至少一个示范性实施例的BFM 10的WBA字段。
参考图16，WBA字段可以由组地址、行地址和列地址构成。WBA字段的范围可以由DRAM 130的芯片容量确定。在2Gb(=512Mb*4)DRAM的情况下，组地址可被分配给WBA[2:0]位，列地址可被分配给WBA[13:3]位，并且行地址可被分配给WBA[28:14]位。在2Gb(=512Mb*8)DRAM的情况下，组地址可被分配给WBA[2:0]位，列地址可被分配给WBA[12:3]位，并且行地址可被分配给WBA[27:13]位。
在4Gb(=1Gb*4)DRAM的情况下，组地址可被分配给WBA[2:0]位，列地址可被分配给WBA[13:3]位，并且行地址可被分配给WBA[29:14]位。在4Gb(=512Mb*8)DRAM的情况下，组地址可被分配给WBA[2:0]位，列地址可被分配给WBA[12:3]位，并且行地址可被分配给WBA[28:13]位。
图17到图20示出了根据至少一个示范性实施例的BFM 10中的WBA和DQ之间的映射。
图17示出了基于2Gb(=512Mb*4)DRAM颗粒（x72）的DQ映射的第一个例子。第一WBA WBA0的WBA0[28:0]位可以被映射到DQ0[28:0]。WBA0[0]位可被映射到DQ0的第一时钟DQ0[0]，WBA0[1]位可被映射到DQ0的第二时钟DQ0[1]，WBA0[2]位可被映射到DQ0的第三时钟DQ0[2]，并且WBA0[3]位可被映射到DQ0的第四时钟DQ0[3]。在剩余的WBA0位根据顺序时钟操作被映射到DQ0之后，WBA0[28]位可被映射到DQ0的第29时钟DQ0[28]。
第二WBA WBA1的WBA0[28:0]位可以被映射到DQ0[57:29]。WBA1[0]位可被映射到DQ0的第30时钟DQ0[29]，WBA1[1]位可被映射到DQ0的第31时钟DQ0[30]，WBA1[2]位可被映射到DQ0的第32时钟DQ0[31]，并且WBA1[3]位可被映射到DQ0的第33时钟DQ0[32]。在剩余的WBA1位根据顺序时钟操作被映射到DQ0之后，WBA1[28]位可被映射到DQ0的第58时钟DQ0[57]。
以这种方式，第三到第k WBA，即WBA2到WBAk-1根据顺序时钟操作被映射到DQ0。最后的有效WBA WBAk[28:0]可以被映射到DQ0[29k+28:29k]。即，WBAk[0]位可被映射到DQ0的第29k+1时钟DQ0[29k]，WBAk[1]位可被映射到DQ0的第29k+2时钟DQ0[29k+1]，WBAk[2]位可被映射到DQ0的第29k+3时钟DQ0[29k+2]，并且WBAk[3]位可被映射到DQ0的第29k+4时钟DQ0[29k+3]。在剩余的WBAk位根据顺序时钟操作被映射到DQ0之后，WBAk[28]位可被映射到DQ0的第29k+29时钟DQ0[29k+28]。
图18示出了基于2Gb(=512Mb*4)DRAM颗粒（x72）的DQ映射的第二个例子。第一WBA WBA0的WBA0[28:0]位可以被映射到DQ0[28:0]。WBA0的第一位WBA0[0]可被映射到DQ0的第一时钟DQ0[0]，WBA0的第二位WBA0[1]可被映射到DQ0的第二时钟DQ0[1]，WBA0的第三位WBA0[2]可被映射到DQ0的第三时钟DQ0[2]，并且WBA0的第四位WBA0[3]可被映射到DQ0的第四时钟DQ0[3]。在剩余的WBA0位根据顺序时钟操作被映射到DQ0之后，WBA0[28]位可被映射到DQ0的第29时钟DQ0[28]。
第二WBA WBA1的WBA1[28:0]位可以被映射到DQ1[28:0]。WBA1[0]位可被映射到DQ1的第一时钟DQ1[0]，WBA1[1]位可被映射到DQ1的第二时钟DQ1[1]，WBA1[2]位可被映射到DQ1的第三时钟DQ1[2]，并且WBA1[3]位可被映射到DQ1的第四时钟DQ1[3]。在剩余的WBA1位根据顺序时钟操作被映射到DQ1之后，WBA1[28]位可被映射到DQ1的第29时钟DQ1[28]。
第三WBA WBA2的WBA2[28:0]位可以被映射到DQ2[28:0]。WBA2[0]位可被映射到DQ2的第一时钟DQ2[0]，WBA2[1]位可被映射到DQ2的第二时钟DQ2[1]，WBA2[2]位可被映射到DQ2的第三时钟DQ2[2]，并且WBA2[3]位可被映射到DQ2的第四时钟DQ2[3]。在剩余的WBA2位根据顺序时钟操作被映射到DQ2之后，WBA2[28]位可被映射到DQ2的第29时钟DQ2[28]。
第四WBAWBA3的WBA3[28:0]位可以被映射到DQ3[28:0]。WBA3[0]位可被映射到DQ3的第一时钟DQ3[0]，WBA3[1]位可被映射到DQ3的第二时钟DQ3[1]，WBA3[2]位可被映射到DQ3的第三时钟DQ3[2]，并且WBA3[3]位可被映射到DQ3的第四时钟DQ3[3]。在剩余的WBA3位根据顺序时钟操作被映射到DQ3之后，WBA3[28]位可被映射到DQ3的第29时钟DQ3[28]。
根据顺序的第一到第29时钟操作，第一到第四WBA WBA0[28:0]~WBA3[28:0]可被同时分别映射到DQ0[28:0]到DQ3[28:0]。根据顺序的第30到第58时钟操作，第五到第八WBA WBA4[28:0]到WBA7[28:0]可被同时分别映射到DQ0[57:29]到DQ3[57:29]。
以这种方式，根据顺序时钟操作，WBAk-4[28:0]到WBAk-1[28:0])位可被同时分别映射到DQ0[29(k-1)+28:29(k-1)]到DQ3[29(k-1)+28:29(k-1)]。最后的有效WBA位可以根据顺序时钟操作被映射到DQ0[29k+28:29k]。
图19示出了基于2Gb(=512Mb*4)DRAM颗粒（x72）的DQ映射的第三个例子。根据顺序时钟操作，第一WBA WBA0的WBA0[27:0]位可以被映射到DQ0[27:0]。根据顺序时钟操作，第二WBA WBA1的WBA1[27:0]位可以被映射到DQ0[56:28]。以这种方式，根据顺序时钟操作，第三到第kWBA位WBA2[27:0]到WBAk-1[27:0]可以被映射到DQ0。根据顺序时钟操作，最后的有效WBA WBAk[27:0]可以被映射到DQ0[28k+27:28k]。
图20示出了基于2Gb(=512Mb*4)DRAM颗粒（x72）的DQ映射的第四个例子。根据顺序时钟操作，第一WBA WBA0的WBA0[27:0]位可以被映射到DQ0[27:0]，第二WBA WBA1的WBA1[27:0]位可以被映射到DQ1[27:0]，第三WBA WBA2的WBA2[27:0]位可以被映射到DQ2[27:0]，并且第四WBA WBA3的WBA3[27:0]位可以被映射到DQ3[27:0]。根据顺序时钟操作，第五到第八WBA WBA4[27:0]到WBA7[27:0]可以分别被映射到DQ4[27:0]到DQ7[27:0]。即，根据顺序时钟操作，第一到第八WBAWBA0[27:0]到WBA7[27:0]可以同时分别被映射到DQ0[27:0]到DQ7[27:0]。
以这种方式，根据顺序时钟操作，WBAk-8[27:0]到WBAk-1[27:0]位可以同时分别被映射到DQ0[28(k-1)+27:28(k-1)]到DQ7[28(k-1)+27:28(k-1)]。根据顺序时钟操作，最后的有效WBA WBAk[27:0]可以被映射到DQ0[28k+27:28k]。
图21示出了根据至少一个示范性实施例的通过使用BFM 10的WBA产生流程。
参考图21，通过使用BFM 10可以产生WBA，并且WBA可被存储在缓冲器芯片110中的WBA表SRAM 20b中。使用BFM 10的WBA产生流程在上电（操作251）之后读取SPD（操作252）。此后，缓冲器芯片110被初始化（操作253），并且DRAM 130被初始化（操作254）。
由DRAM 130执行ZQ校准（操作255），由缓冲器芯片110执行DRAM训练（操作256），由主机120执行缓冲器芯片训练（操作257），然后，执行正常训练（操作258）。此后，可由缓冲器芯片110的BFM 10产生WBA（操作259）。
图22是示出根据至少一个示范性实施例的传送通过使用BFM 10产生的WBA的缓冲器芯片110的图。
参考图22，缓冲器芯片110可以包括BFM 10、SRAM 20、第一开关40和第二开关50。在测试中，命令和地址总线以及DQ总线可通过第二开关50连接到BFM 10。当BFM 10检测到WBA时，BFM 10可以把WBA存储到SRAM 20中的WBA表SRAM 20b中。
而且，BFM 10可以把数据存储在WBA表SRAM 20b中，其中，所述数据被存储到DRAM 130中并对应于WBA。此后，主机120针对WBA的所有访问可以通过第一开关40出现在缓冲器芯片110中的SRAM 20中而非DRAM 130中。
图23是示出了根据至少一个示范性实施例的传送通过使用BFM 10产生的WBA的缓冲器芯片110的图。
参考图23，在测试中，命令和地址总线以及DQ总线可通过第二开关50连接到BFM 10。当BFM 10检测到WBA时，BFM 10可以更新SRAM 20中的WBA表SRAM 20b中的WBA和NVM 30。而且，BFM 10可以更新WBA表SRAM 20b中的数据，其中，所述数据被存储到DRAM 130中，并且对应于WBA。
在DRAM 130初始化期间或者现场操作期间，可以执行更新WBA表SRAM 20b中的WBA表和NVM 30的操作。此后，主机120针对WBA的所有访问可以通过第一开关40出现在缓冲器芯片110中的SRAM 20中而非DRAM 130中。
WBA表可以存储行地址、列地址、组地址和颗粒地址。通过“每一颗粒的WBA数量（ENmax）*颗粒数”可以计算WBA表中的WBA的地址的总数。可以通过数据替换粒度（DRG）来确定WBA表和数据SRAM的格式。
DRG可以基于一个颗粒。可根据可修复的WBA数量、可修复WBA的字段长度的组合以及DRG来确定WBA表的容量。因为按例如“颗粒0→颗粒1→颗粒2→颗粒3”的固定颗粒顺序传送WBA，所以在每一颗粒中WBA可被自动排序。
图24到图26示出根据至少一个示范性实施例的WBA表和数据SRAM20的格式。
基于颗粒的WBA表可以存储行地址、列地址和组地址。在这种情况下，DQ地址字段不存在。而且，开关控制位（SCB）是指示作为在请求地址的主机和WBA之间的比较结果的匹配或者不匹配的一个位。通过使用和图25中所示相同的格式，对应于WBA的多条数据可被DQ映射，并且可被存储到数据SRAM 20中。
如果DRG小于基于x4芯片或者x8芯片的颗粒数据宽度，则WBA表可以包括DQ地址。如图26中所示，可分开使用或者可以组合WBA表和SCB。DRG与SCB的组合可以确定WBA表和数据SRAM 20的容量。
可以按位单位、芯片单位、芯片组单位或者颗粒单位确定DRG。随着DRG尺寸减小，WBA表的容量被增大。和DRG相关的SCB可被直接映射到DRAM芯片，或者，通过编码SCB，可以选择DRAM芯片。
图27示出了根据至少一个示范性实施例的SCB映射操作。参考图27，通过使用SCB[17:0]位，可以映射基于x4的模块的4颗粒的DQ。例如，分配给SCB的最右边位置的第一位可以被映射到DQ0到DQ3，并且第二位可被映射到DQ4到DQ7。分配给SCB的最左边位置的第18位可以被映射到DQ68到DQ71，并且，第17位可被映射到DQ64到DQ67。因为第二位和第18位被设置为“1”，所以被映射的DQ4到DQ7以及DQ68到DQ71可被切换到SRAM 20.
或者，通过编码SCB[4:0]位，可以选择DRAM芯片。当把SCB[4:0]位设置为“00000”时，可映射DQ0到DQ3，并且，当把SCB[4:0]位设置为“00001”时，可映射DQ4到DQ7。而且，当把SCB[4:0]位设置为“10000”时，可映射DQ64到DQ67，并且，当把SCB[4:0]位设置为“10001”时，可映射DQ68到DQ71。
图28和图29示出了根据DRG和SCB的组合的WBA表和数据SRAM20的容量。
参考图28，在基于x8颗粒的情况下，假设SCB被设置为1位，DRG被设置为x72，并且每一DRAM芯片的WBA的数量是1024。SCB+DRG位的数量是1+72=73。包括行地址、列地址和组地址的WBA对应于WBA[27:0]，并且是28位。因此，要求用于每一颗粒的WBA表具有28x9x1024=252K的容量。而且，要求用于每一颗粒的数据SRAM 20具有73x1024=73K的容量。因此，对于每4个颗粒，要求具有
Figure BDA00002106053300201
的容量的WBA表SRAM，并且要求具有73Kx4=292K的容量的数据SRAM20。
在基于x4颗粒的情况下，假设SCB被设置为1位，DRG被设置为x72，并且每一DRAM芯片的WBA的数量是1024。SCB+DRG位的数量是1+72=73。包括行地址、列地址和组地址的WBA对应于WBA[28:0]，并且是29位。因此，要求用于每一颗粒的WBA表具有29x9x1024=522K的容量。而且，要求用于每一颗粒的数据SRAM 20具有73x1024=73K的容量。因此，对于每4个颗粒，要求具有的容量的WBA表SRAM，并且要求具有73Kx4=292K的容量的数据SRAM 20。
参考图29，在基于x8芯片的情况下，假设SCB被设置为9位，DRG被设置为x8,并且每一DRAM芯片的WBA的数量是1024。SCB+DRG位的数量是9+8=17。包括行地址、列地址和组地址的WBA对应于WBA[27:0]，并且是28位。因此，要求用于每一颗粒的WBA表具有28x9x1024=252K的容量。而且，要求用于每一颗粒的数据SRAM 20具有17x1024=17K的容量。因此，对于每4个颗粒，要求具有的容量的WBA表SRAM，并且要求具有17Kx4=68KD容量的数据SRAM20。
在基于x4芯片的情况下，假设SCB被设置为18位，DRG被设置为x4,并且每一DRAM芯片的WBA的数量是1024。SCB+DRG位的数量是18+4=22。包括行地址、列地址和组地址的WBA对应于WBA[28:0]，并且是29位。因此，要求用于每一颗粒的WBA表具有29x9x1024=522K的容量。而且，要求用于每一颗粒的数据SRAM 20具有22x1024=22K的容量。因此，对于每4个颗粒，要求具有
Figure BDA00002106053300213
的容量的WBA表SRAM，并且要求具有22Kx4=88K的容量的数据SRAM 20。
根据WBA表，可以在颗粒中分别执行用于WBA匹配的比较操作。
图30示出了根据至少一个示范性实施例的基于颗粒的WBA的并行比较。
参考图30，颗粒可以以并行方式执行比较操作，以便减少地址匹配时间。基于颗粒的WBA可以和元表相关联，并且可被用来设置地址匹配计算模式。元表可以由WBA的有效数量和WBA字段的范围组成，并且可被存储在NVM 30中。此后，在本说明书中，NVM 30也被称为‘元表30’。
当通过使用ATE产生WBA时，WBA的有效数量可通过额外的WBA传送周期来传送，或者可在产品测试期间被存储到NVM 30中。存储在NVM 30中的WBA可以由元表组成，并且可在上电期间被存储到WBA表SRAM 20中。SCB可被专门分配给DRAM芯片的DQ。在这种情况下，SCB可用来识别多个要替换的半字节宽DQ。
当SCB是“1”时，缓冲器芯片110被切换到SRAM 20，并且当SCB不是“1”时，缓冲器芯片11被切换到DRAM 130。如果在行/列/组/颗粒地址与WBA表SRAM 20之间存在任何匹配，则匹配信号MATCH RANK#和记录标识（entry identification，EID）号码和/或SCB可被传送到数据SRAM 20和数据多路复用开关。
图31A和图31B示出了根据至少一个示范性实施例的元表的格式。
图31A示出了存储在NVM 30中的基于x4的模块的元表。该元表可以包括颗粒地址、WBA的有效数量、行地址、列地址、组地址和SCB映射位。
第一颗粒的元表Meta0可以由为00的颗粒地址、WBA的数量ENmax0、行地址WBA[46:32]、列地址WBA[31:21]、组地址WBA[20:18]和SCB位WBA[17:0]组成。第二颗粒的元表Meta1可以由为01的颗粒地址、WBA的数量ENmax1、行地址WBA[46:32]、列地址WBA[31:21]、组地址WBA[20:18]和SCB位WBA[17:0]组成。
第三颗粒的元表Meta2可以由为10的颗粒地址、WBA的数量ENmax2、行地址WBA[46:32]、列地址WBA[31:21]、组地址WBA[20:18]和SCB位WBA[17:0]组成。第四颗粒的元表Meta3可以由为00的颗粒地址、WBA的数量ENmax3、行地址WBA[46:32]、列地址WBA[31:21]、组地址WBA[20:18]和SCB位WBA[17:0]组成。
参考图31B，通过使用SCB[17:0]可以直接映射x4DRAM芯片。例如，SCB[0]可被映射到DQ0到DQ3，并且SCB[1]可被映射到DQ4到DQ7。剩余的SCB位可被顺次分配给4个DQ，因此，SCB[16]可被映射到DQ64到DQ67，并且SCB[17]可被映射到DQ68到DQ71。
对应于SCB[17:0]位中被设置为“1”的位的被映射DQ可被切换到SRAM 20。例如，因为SCB[1]和SCB[17]被设置为“1”，所以DQ4到DQ7以及DQ68到DQ71可被切换到SRAM 20。
图32A和图32B示出根据至少一个示范性实施例的NVM 30的格式。
图32A示出了存储在NVM 30中的基于x8的模块的元表。元表可以包括颗粒地址、WBA的有效数量、行地址、列地址、组地址和SCB映射位。
第一颗粒的元表Meta0可以由为00的颗粒地址、WBA的数量ENmax0、行地址WBA[36:22]、列地址WBA[21:11]、组地址WBA[11:9]和SCB位WBA[8:0]组成。第二颗粒的元表Meta1可以由为01的颗粒地址、WBA的数量ENmax1、行地址WBA[36:22]、列地址WBA[21:12]、组地址WBA[11:9]和SCB位WBA[8:0]组成。
第三颗粒的元表Meta2可以由为10的颗粒地址、WBA的数量ENmax2、行地址WBA[36:22]、列地址WBA[21:12]、组地址WBA[11:9]和SCB位WBA[8:0]组成。第四颗粒的元表Meta3可以由为11的颗粒地址、WBA的数量ENmax3、行地址WBA[36:22]、列地址WBA[21:12]、组地址WBA[11:9]和SCB位WBA[8:0]组成。
参考图32B，通过使用SCB[8:0]可以直接映射x8DRAM芯片。例如，SCB[0]可被映射到DQ0到DQ7，并且SCB[1]可被映射到DQ8到DQ15。剩余的SCB位可被顺次分配给8个DQ，因此，SCB[7]可被映射到DQ56到DQ63，并且SCB[8]可被映射到DQ64到DQ71。对应于SCB[8:0]位中被设置为“1”的位的被映射DQ可被切换到SRAM 20。例如，因为SCB[0]和SCB[8]被设置为“1”，所以DQ0到DQ7以及DQ64到DQ71可被切换到SRAM 20。
SRAM 20可被形成为内容可寻址存储器（CAM）。通过使用三态内容可寻址存储器（ternary content-addressable memory，TCAM），可以顺序执行匹配地址操作和SCB读取操作。
图33是示出根据至少一个示范性实施例的顺序匹配的图。
参考图33，存储在元表30中的WBA可被存储在CAM类型的WBA表SRAM 20a中。首先，当接收到活动命令时，可在匹配颗粒的CAM 20a中比较行地址和组地址。此后，当将读命令或者写命令施加于其时，可比较列地址和组地址。如果存在匹配，则可在被编码的EID处读取SCB。元表30可被设置在有效匹配线和有效选择线的范围内。
WBA表SRAM 20a和数据SRAM 20b可以通过片外接口进行通信。
图34是根据至少一个示范性实施例的存储器系统300的图。
参考图34，存储器系统300包括：第一存储器缓冲器芯片310、第二存储器缓冲器芯片340、主机320和存储器器件330。存储器器件330可以由多个DRAM芯片形成。第一存储器缓冲器芯片310可分别连接到DRAM芯片330，并且第一存储器缓冲器芯片310的数量可以等于DRAM芯片330的数量。
第一存储器缓冲器芯片310可以包括用于存储预期要存储在对应DRAM芯片330的WBA中的数据的数据SRAM 20b，以及用于切换DRAM芯片330或者数据SRAM 20b的开关40。第二存储器缓冲器芯片340可以包括WBA表SRAM 20a和边带控制单元50。第一存储器缓冲器芯片310和第二存储器缓冲器芯片340可以通过边带总线（sideband buses，SBB）通信。WBA表SRAM 20a和数据SRAM 20b可以通过片外接口通信。
在DRAM芯片330中，如果WBA被传送到第二存储器缓冲器芯片340但是其间没有直接路径，则WBA可以首先被传送到主机320，然后，主机320可以把WBA传送到第二存储器缓冲器芯片340。WBA可以被存储在WBA表SRAM 20a和/或NVM（未示出）中。
SBB可以由边带时钟SBCK、/SBCK、边带控制信号、多条边带控制数据SBCD和用于多条边带控制数据SBCD的数据窗口信号组成。可以通过SBB传送边带控制数据包。
图35和图36示出了根据至少一个示范性实施例的边带控制数据包的布局和字段。
图35参考图36示出了当SBB具有6位宽度时边带控制数据包的配置。第一到第六SBCD包SBCD0到SBCD5可以由4周期布局形成。
第一周期的2位SBCD1[0]:SBCD0[0]可以配置命令COM[1:0]。命令COM[1:0]可被设置为读(00)/写(01)/控制状态寄存器（10）/无匹配（11）。2位SBCD3[0]:SBCD2[0]可以配置最大4颗粒的颗粒ID RID[1:0]。1位SBCD4[0]可以配置确定BL8或者BL4的突发间歇（burst chop，CHP）。3位SBCD1[1]、SBCD0[1]和SBCD5[0]可以配置突发排序（burst ordering，BOD）。
当WBA的数量是1024时，10位SBCD5[2]、SBCD4[2]、SBCD3[2]、SBCD2[2]、SBCD1[2]、SBCD0[2]、SBCD5[1]、SBCD4[1]、SBCD3[1]和SBCD2[1]可以配置EID号码EID[9:0]。在基于x4半字节的情况下，5位SBCD4[3]、SBCD3[3]、SBCD2[3]、SBCD1[3]和SBCD0[3]可以配置SCBSCB[4:0]。剩余的1位保留。
为了替换，使用SCB来识别18个半字节宽DQ其中之一，所以5位SCB足以。为了替换多个半字节宽DQ，有必要给SCB添加更多的位。但是，不增加SBB的工作频率，这可能导致SBB的总线宽度增加。预期SBB可以工作于带内频率，和正常的命令/地址总线一样。
图37和图38示出了根据至少一个示范性实施例的SBB的操作定时。
参考图37，在T0时刻，缓冲器芯片110可被初始化，然后，所有SBCD位被设置为“1”。
在T2时刻，如果存在地址匹配，则COM字段位SBCD0和SCBD1可以改变到“00”或者“01”，并且，第一匹配的控制数据包可被传送到接下来的3个周期T3到T5。之后，如果不存在匹配，则COM字段位SBCD0和SCBD1可被复位为“11”。如果匹配继续，则可每四个周期传送新的数据包。
如果如图38中所示，引入可变包长度，则可以使用单独的前同步/后同步信号SBCDW来确保有效的包窗口。当单独的前同步/后同步信号SBCDW被设置为“低”时，有效的控制数据传送可以在下一周期tPKL（包时延）开始。有效的控制数据传送可以持续，直到单独的前同步/后同步信号SBCDW被复位为“高”为止。
控制数据的传送可能必须符合定时约束。定时约束的例子可以包括：‘每一WBA表在tRRD时间窗口中执行1个行地址匹配’、‘每一WBA表在tCCD时间窗口中执行1个列地址匹配’、‘控制数据包必须在tCCD时间窗口内被传送’，等等。
在DRAM 130的刷新周期期间，通过执行SRAM清洗，可以提高SRAM可靠性。为了防止SRAM 20的多位错误的累积，并为了校正SRAM20的单个位错误，自清洗ECC电路单元可以工作。
图39示出了根据至少一个示范性实施例的SRAM错误处理。
参考图39，当刷新命令施加于DRAM 130时，可执行SRAM清洗操作。可编程自清洗间隔，或者，可以禁止自清洗操作。
对WBA表、数据SRAM和基于颗粒的DRAM可以执行功率管理。WBA表和数据SRAM的功率节省模式基本是可以是基于颗粒的，并且可被作为DRAM的功率节省模式来控制。
图40示出了根据至少一个示范性实施例的功率管理。
参考图40，当DRAM 130处于主动掉电模式、预充电掉电模式、自动刷新模式、自刷新模式、部分自刷新模式（partial self-refresh，PASR）或者BFM模式中时，WBA表和数据SRAM 20的核心阵列块的电源可被开启，并且和数据SRAM 20临近的电路块可被关断。当DRAM 130处于自刷新模式中时，并且当对WBA表和数据SRAM 20执行清洗时，和数据SRAM 20临近的电路块可被开启。而且，当DRAM 130处于BFM模式中时，如果必要，和数据SRAM 20临近的电路块可被开启。
与DRAM 130相比，可以首先执行WBA表和数据SRAM 20的功率节省模式的开始和唤醒，以便可以预期预先确定的定时代价或者基准定时代价。为了减少在针对DRAM 130的读/写操作期间由于WBA表和数据SRAM 20所致的功率增加量，可关断在给定请求地址要被SRAM 20替代的DRAM 130的数据输入/输出缓冲器。或者，通过使用额外的引脚或者操作上可用的引脚（例如数据掩蔽（DM）信号），可以关断DRAM 130的数据路径。
图41是根据至少一个示范性实施例的存储器器件400的图。
参考图41，存储器器件400包括测试单元410、第一存储器区域430、第二存储器区域420和外围逻辑电路单元440。测试单元410可以对应于BFM 10。第一存储器区域430可以由DRAM单元组成，并且第二存储器区域可以由SRAM单元组成。
存储器器件400还可以选择性地包括选择性地访问NVM区域441、第一存储器区域430或者第二存储器区域420的开关442，其中NVM区域441例如熔丝阵列或者反熔丝阵列。为了描述方便，测试单元410可被称为‘BFM 410’、第一存储器区域430可被称为‘DRAM区域430’，并且第二存储器区域420可被称为‘SRAM区域420’。
BFM 410可以筛查第一存储器区域430中的弱位。BFM 410可以使用能够在工厂级检测弱单元的内建自测试技术，因此，可以通过使用SRAM区域420替换DRAM区域430中的弱位，并且就此而言，对主机320来说，替换可以是透明的。
被筛查出的WBA可被存储在SRAM区域420中和NVM区域441中。通过使用开关442，外围逻辑电路单元440可以控制对WBA的访问在SRAM区域420中而非DRAM区域430中执行。
BFM 410可以通过使用由命令和定址的各种组合组成的测试序列来筛查WBA。在测试中，可以产生主动预充电命令而无需读或写命令。测试序列可以产生嵌套地址图案，其中，下层地址序列循环在上层地址序列循环中退出。
测试序列可以对列方向上跳动或者跨越的大小编程。或者，测试序列对行和列方向上跳动或者跨越的大小都可以编程。可以在两个指定的行中来回重复测试图案。或者，可以在一个行上重复地执行主动预充电操作。在测试中，可调整主动预充电命令之间的NOP的数量。
BFM 410在测试期间可以改变存储器器件400的DC偏置电平，并且可以编程用户设置测试序列。不仅在工厂中，而且在现场中，BFM 410可以向用户提供对于测试各种类型的测试序列的许可。
BFM 410可以通过在工厂中筛查WBA来记录错误，并且可以存储WBA。当在测试流程期间检测到错误时，在错误日志寄存器中记录对应的错误地址和数据。无论何时出现错误，都检查是否所有的错误日志寄存器被填充了，并且可以自动执行检查操作。
如果并非所有错误日志寄存器都被填充了，则测试流程继续。如果所有的错误日志寄存器都被填充了，则存储在错误日志寄存器中的多条数据和地址被转储到NVM区域441中。此后，测试流程自动继续，以便可以存储接下来的错误。而且，在现场操作期间，BFM 410可以通过来自主机320的请求或者通过主机320中的ECC实时地更新第二存储器区域420中的WBA。
BFM 410可以提供协议以便通过使用存储器器件400中的模式寄存器来调整DRAM区域430的内部DC电压电平。例如可以使用MR3模式寄存器。MR3模式寄存器可被设置成受缓冲器芯片或者测试设备控制。与MR3模式寄存器有关的A3到A10位可被设置成控制DC电平。寄存器字段位可以受测试设备以及用户定义测试序列程序中的任何一个控制。例如，BFM寄存器位[48:41]可被设置为四个类型的DC。每一个DC可被设置为四个不同的电平。可以向当被要求时改变DC电压电平的用户定义测试序列程序请求电平设置。
BFM 410可以以预先确定的分辨率或者基准分辨率调整存储器器件400中的AC定时参数。AC定时参数可以包括tRAS、tRP、tRCD、tWR、tREF、tPAUSE，等等。可以基于存储器器件400中的时钟周期tCK调整AC定时。存储器器件400中所包括的AC定时控制寄存器可以受缓冲器芯片或者测试设备控制。在一个测试序列中，可有区别地施加被访问以导致压力的单元的AC定时与针对免测试条件被访问的单元的AC定时。
SRAM区域420可以包括WBA表。WBA表可以存储行地址、列地址、组地址和颗粒地址。而且，SRAM区域420可以存储对应于WBA并且被存储在DRAM区域430中的数据。
可根据DRG来确定要被修复的WBA表和SRAM区域420的位单位。可以按位单位、芯片单位、芯片组单位或者颗粒单位确定DRG。可根据可修复的WBA数量、可修复WBA的字段长度的组合，以及DRG来确定WBA表的容量。因为按例如“颗粒0→颗粒1→颗粒2→颗粒3”的固定颗粒顺序传送WBA，所以在每一颗粒中WBA可被自动排序。
SRAM区域420可以存储基于颗粒的WBA表。基于颗粒的WBA表可以存储行地址、列地址和组地址。在这种情况下，DQ地址字段不存在。而且，SCB是指示作为请求地址的主机和WBA之间的比较结果的匹配或者不匹配的一个位。对应于WBA的多条数据可被DQ映射，并且可被存储在SRAM区域420中。
如果DRG小于基于x4芯片或者x8芯片的颗粒数据宽度，则WBA表可以包括DQ地址。可分开使用或者可以组合WBA表和SCB。DRG与SCB的组合可以确定WBA表和SRAM区域420的容量。随着DRG尺寸减小，WBA表的容量被增大。和DRG相关的SCB可被直接映射到DRAM芯片，或者，通过编码SCB，可以选择DRAM芯片。
当BFM 410检测到WBA时，BFM 410可以把WBA更新到NVM区域441中。或者，当通过使用ATE产生WBA时，WBA可以在产品测试期间被存储到NVM区域441中。为了减少地址匹配时间，颗粒可以以并行方式执行比较操作。基于颗粒的WBA可以和元表相关联，并且可被用来设置地址匹配计算模式。元表可以由WBA的有效数量和WBA字段的范围组成，并且可被存储在NVM区域441中。
当通过使用ATE产生WBA时，WBA的有效数量可通过额外的WBA传送周期被传送，或者，可以在产品测试期间被存储到NVM区域441中。存储在NVM区域441中的WBA可以由元表组成，并且可在上电期间被存储到WBA表SRAM 420中。SCB可被专门分配给DRAM芯片的DQ。在这种情况下，SCB可用来识别多个要替换的半字节宽DQ。
当SCB是“1”时，开关442被切换到SRAM区域420，而当SCB不是“1”时，开关442被切换到DRAM区域430。如果在行/列/组/颗粒地址与WBA表SRAM 420之间存在任何匹配，则匹配信号和EID号码和/或SCB可被传送到SRAM区域420和开关442，开关442是数据多路复用开关。
存储在元表NVM中的WBA可以被存储在WBA表SRAM 420中，其中，元表NVM是NVM区域441，WBA表SRAM 420是CAM类型。首先，当接收到活动命令时，可在颗粒匹配CAM 420中比较行地址和组地址。此后，当将读命令或者写命令施加于其时，可比较列地址和组地址。如果存在匹配，则可在被编码的EID处读取SCB。元表NVM 441可被设置在有效匹配线和有效选择线的范围内。
在SRAM区域420中，WBA表SRAM部分和数据SRAM部分可以通过片外接口进行通信。数据SRAM区域420和开关442被设置在存储器器件400中，并且WBA表SRAM部分可被形成为与存储器器件400分离的芯片。单独的芯片可以包括WBA表SRAM部分和边带控制单元50。彼此分离的WBA表SRAM部分和数据SRAM部分之间的片外接口可以通过SBB通信。
SBB可以由边带时钟SBCK、/SBCK、边带控制信号、多条边带控制数据SBCD和用于多条边带控制数据SBCD的数据窗口信号组成。可以通过SBB传送边带控制数据包。SBB可以工作于带内频率，和正常的命令/地址总线一样。
在SBB的操作中，存储器器件400可以被初始化，然后，所有的SBCD位可以被设置为“1”。如果存在地址匹配，则COM字段位SBCD0和SCBD1可以改变到“00”或者“01”，并且，第一匹配的控制数据包可被传送到接下来的3个周期。之后，如果不存在匹配，则COM字段位SBCD0和SCBD1可被复位为“11”。如果匹配继续，则可每四个周期传送新的数据包。
在SBB的操作中，如果引入可变包长度，则可以使用单独的前同步/后同步信号SBCDW来确保有效的包窗口。当单独的前同步/后同步信号SBCDW被设置为“低”时，有效的控制数据传送可以在下一周期tPKL（包时延）开始。有效的控制数据传送可以持续，直到单独的前同步/后同步信号SBCDW被复位为“高”为止。
控制数据的传送可能必须符合定时约束。定时约束的例子可以包括：‘每一WBA表在tRRD时间窗口中执行1个行地址匹配’、‘每一WBA表在tCCD时间窗口中执行1个列地址匹配’、‘控制数据包必须在tCCD时间窗口内被传送’，等等。
在DRAM区域430的刷新周期期间，通过对WBA表和数据SRAM区域420执行清洗，可以提高SRAM区域420的可靠性。为了防止WBA表和数据SRAM区域420的多位错误的累积，并为了校正WBA表和数据SRAM区域420的单个位错误，自清洗ECC电路单元可以工作。当刷新命令被施加于DRAM区域430时，可以对SRAM区域420执行清洗操作。可编程自清洗间隔，或者，可以禁止自清洗操作。
对DRAM区域430、WBA表和数据SRAM区域420可以执行功率管理。SRAM区域420的功率节省模式基本可被作为DRAM区域430的功率节省模式来控制。当DRAM区域430处于主动掉电模式、预充电掉电模式、自动刷新模式、自刷新模式、PASR或者BFM模式中时，SRAM区域420的核心阵列块的电源可被开启，并且和SRAM区域420临近的电路块可被关断。
当DRAM区域430处于自刷新模式中时，并且当在SRAM区域420上执行清洗时，和SRAM区域420临近的电路块可被开启。而且，当DRAM区域430处于BFM模式中时，如果必要，和SRAM区域420临近的电路块可被开启。
与DRAM区域430相比，可以首先执行WBA表和SRAM区域420的功率节省模式的开始和唤醒，以便可以预期预先确定的定时代价或者基准定时代价。为了减少在针对DRAM区域430的读/写操作期间由于SRAM区域420所致的功率增加量，可关断在给定请求地址要被以SRAM区域420替代的DRAM区域430的数据输入/输出缓冲器。或者，通过使用额外的引脚或者操作上可用的引脚（例如DM信号），可以关断DRAM区域430的数据路径。
图42是根据至少一个示范性实施例的存储器器件500的图。
参考图42，存储器器件500具有以下结构：其中，在接口芯片540上，四个存储器芯片550、560、570和580被堆叠为一个封装。存储器芯片550、560、570和580可以由DRAM芯片形成。存储器器件500可不限于四个DRAM芯片，因此，可以堆叠更多的DRAM芯片。
接口芯片540可以包括用于和存储器器件500的外部资源接口的主电路区域。接口芯片540包括：测试单元510、存储器区域520和外围逻辑电路单元530。接口芯片540还可以包括开关532、DRAM芯片550、560、570和580，或者存储器区域520，其中，开关532选择性地访问例如熔丝阵列或者反熔丝阵列的NVM区域531。测试单元510可以对应于上面描述的BFM。存储器区域520可以由SRAM单元组成。为了描述方便，测试单元510可被称为‘BFM 510’，存储器区域520可被称为‘SRAM 520’，并且NVM区域531可被称为‘NVM 531’。
接口芯片540和DRAM芯片550、560、570和580可被堆叠，并且在电气上通过硅通孔（TSV）590t和微凸起590b相互连接。在本实施例的堆叠结构中，接口芯片540和DRAM芯片550、560、570和580通过TSV 590t和微凸起590b相互连接。但是，本实施例不限于此，因此，也可以应用于其中通过使用引线键合、插入或者引线带堆叠接口芯片540和DRAM芯片550、560、570和580的堆叠结构。
而且，接口芯片540和DRAM芯片550、560、570和580可通过光学输入/输出（IO）连接相互连接。例如，通过采用使用射频（RF）或者超声的辐射方法、使用磁感应的感应耦合方法或者使用磁共振的非辐射方法，接口芯片540和DRAM芯片550、560、570和580可以相互连接。
辐射方法涉及通过使用例如单极子天线、平面倒F天线（planarinverted-F antenna，PIFA）等的天线无线地传输信号。根据辐射方法，根据时间改变的电场和磁场相互影响，所以出现辐射，并且，如果存在具有相同频率的天线，则可调整信号以符合入射波的极化特性。
感应耦合方法涉及通过将线圈缠绕多次来沿着一个方向产生强磁场，并通过将谐振在相似频率的两个线圈靠近来产生耦合。
非辐射方法使用其中电磁波通过短距离电磁场在两个介质之间移动的衰逝波耦合，其中，这两个介质谐振于相同频率。
接口芯片540的BFM 510可以筛查DRAM芯片550、560、570和580中的弱位。BFM 510可以使用能够在工厂级检测弱单元的内建自测试技术，因此，可以通过使用接口芯片540的SRAM 520替换DRAM芯片550、560、570和580中的弱位，并且就此而言，对主机（未示出）来说，替换可以是透明的。
DRAM芯片550、560、570和580的WBA可被存储在SRAM 520和NVM 531中。通过使用开关532，外围逻辑电路单元530可以控制对WBA的访问在接口芯片540的SRAM 520中而非在DRAM芯片550、560、570和580中执行。
BFM 510可以通过使用由命令和定址的各种组合组成的测试序列来筛查WBA。测试序列可以产生嵌套地址图案，其中，下层地址序列循环在上层地址序列循环中退出。BFM 510在测试期间可以改变DRAM芯片550、560、570和580的DC偏置电平，并且可以编程用户设置测试序列。BFM 510可以以预先确定的分辨率或者基准分辨率调整DRAM芯片550、560、570和580中的AC定时参数。
接口芯片540的SRAM 520可以存储WBA表。WBA表可以存储行地址、列地址、组地址和颗粒地址。而且，SRAM区域520可以存储对应于WBA并且存储在DRAM芯片550、560、570和580中的数据。要被修复的WBA表和SRAM区域520的位单位可根据DRG来确定。可以按位单位、芯片单位、芯片组单位或者颗粒单位确定DRG。
当BFM 510检测到WBA时，BFM 510可以把WBA更新到NVM 531。或者，当通过使用ATE产生WBA时，WBA可以在产品测试期间被存储到NVM 531中。为了减少地址匹配时间，颗粒可以以并行方式执行比较操作。基于颗粒的WBA可以和元表相关联，并且可被用来设置地址匹配计算模式。元表可以由WBA的有效数量和WBA字段的范围组成，并且可存储在NVM 531中。
存储在元表NVM中的WBA可以被存储在WBA表SRAM 520中，其中元表NVM是NVM 531，WBA表SRAM 520是CAM类型。首先，当接收到活动命令时，可在颗粒匹配CAM 520中比较行地址和组地址。此后，当将读命令或者写命令施加于其时，可比较列地址和组地址。如果存在匹配，则可在被编码的EID处读取SCB。元表NVM 531可被设置在有效匹配线和有效选择线的范围内。
在SRAM520中，WBA表SRAM部分和数据SRAM部分可以通过片外接口进行通信。数据SRAM520和开关532被设置在接口芯片540中，并且WBA表SRAM部分可被形成为与存储器器件500分离的芯片。单独的芯片可以包括WBA表SRAM部分和边带控制单元（未示出）。彼此分离的WBA表SRAM部分和数据SRAM部分之间的片外接口可以通过SBB通信。
在DRAM芯片550、560、570和580的刷新周期期间，通过对WBA表和数据SRAM 520执行清洗，可以提高SRAM 520的可靠性。为了防止WBA表和数据SRAM 520的多位错误的累积并为了校正WBA表和数据SRAM 520的单个位错误，自清洗ECC电路单元可以工作。当刷新命令施加于DRAM芯片550、560、570和580时，可以对SRAM 520执行清洗操作。可编程自清洗间隔，或者，可以禁止自清洗操作。
可以对接口芯片540的DRAM芯片550、560、570和580以及WBA表和数据SRAM 520执行功率管理。SRAM 520的功率节省模式基本可被作为DRAM芯片550、560、570和580的功率节省模式来控制。当DRAM芯片550、560、570和580处于主动掉电模式、预充电掉电模式、自动刷新模式、自刷新模式、PASR或者BFM模式中时，SRAM 520的核心阵列块的电源可被开启，并且和SRAM 520临近的电路块可被关断。
与DRAM芯片550、560、570和580相比，可以首先执行接口芯片540的WBA表和数据SRAM 520的功率节省模式的开始和唤醒，以便可以预期预先确定的定时代价或者基准定时代价。为了减少在针对DRAM芯片550、560、570和580的读/写操作期间由于SRAM 520所致的功率增加量，可以关断在给定请求地址要被以SRAM 520替代的DRAM芯片550、560、570和580的数据输入/输出缓冲器。或者，通过使用额外的引脚或者操作上可用的引脚（例如DM信号），可以关断DRAM芯片550、560、570和580的数据路径。
图43是根据至少一个示范性实施例的存储器模块600的图。
参考图43，存储器模块600可以包括一个或多个半导体存储器件601到604和安装在模块板上的存储器缓冲器芯片640。包括DRAM单元的DRAM芯片可被形成为半导体存储器件601到604。存储器缓冲器芯片640管理半导体存储器件601到604的操作。存储器缓冲器芯片640包括测试单元610、存储器区域620和外围逻辑电路单元630。存储器缓冲器芯片640还可以包括开关632、DRAM芯片601到604，或者存储器区域620，其中开关632选择性地访问例如熔丝阵列或者反熔丝阵列的NVM区域631。测试单元610可以对应于上面描述的BFM。存储器区域620可以由SRAM单元组成。为了描述方便，测试单元610可被称为‘BFM 610’，存储器区域620可被称为‘SRAM 620’，并且NVM区域631可被称为‘NVM631’。
存储器模块600可以具有各种形式其中之一。例如，存储器模块600可被应用于各种存储器模块，包括单列直插存储器模块（single in-linememory module，SIMM）、双列直插存储器模块（dual in-line memorymodule，DIMM）、小轮廓DIMM（small-outline DIMM，SO-DIMM）、无缓冲DIMM（unbuffered DIMM，UDIMM）、全缓冲DIMM（fully-bufferedDIMM，FBDIMM）、颗粒缓冲DIMM（rank-buffered DIMM，RBDIMM）、减负载DIMM（load-reduced DIMM，LRDIMM）。迷你DIMM，以及微DIMM。在LRDIMM型存储器模块中，可以定义一个或多个用于存储器操作的颗粒，并且DRAM芯片601到604可分别被定义为彼此不同的颗粒。
存储器缓冲器芯片640的BFM 610可以筛查DRAM芯片601到604中的弱位。BFM 610可以使用能够在工厂级检测弱单元的内建自测试技术，因此，可以通过使用存储器缓冲器芯片640的SRAM 620替换DRAM芯片601到604中的弱位，并且就此而言，对主机（未示出）来说，替换可以是透明的。
DRAM芯片601到604的WBA可被存储在存储器缓冲器芯片640的SRAM 620和NVM 631中。通过使用开关632，外围逻辑电路单元630可以控制对WBA的访问在存储器缓冲器芯片640的SRAM 620中而非在DRAM芯片601到604中执行。
被筛查出的WBA可被存储在SRAM 620和NVM 631中。通过使用开关632，外围逻辑电路单元630可以控制对WBA的访问在SRAM 620中而非在DRAM芯片601到604中执行。
BFM 510可以通过使用由命令和定址的各种组合组成的测试序列来筛查WBA。在测试中，测试单元可以产生主动-预充电命令而无需读或写命令。测试序列可以产生嵌套地址图案，其中，下层地址序列循环在上层地址序列循环中退出。
BFM 610在测试期间可以改变安装在存储器模块600中的DRAM芯片601到604的DC偏置电平，并且可以编程用户设置测试序列。不仅在工厂中，而且在现场中，BFM 610可以向用户提供针对测试各种类型的测试序列的许可。
BFM 610可以通过在工厂中筛查WBA来记录错误，并且可以存储WBA。当在测试流程期间检测到错误时，对应的错误地址和数据被记录在错误日志寄存器中。无论何时出现错误，都检查是否所有的错误日志寄存器被填充了，并且可以自动执行检查操作。
如果并非所有错误日志寄存器都被填充了，则测试流程继续。如果所有的错误日志寄存器都被填充了，则存储在错误日志寄存器中的多条数据和地址被转储到NVM 631。此后，测试流程自动继续，以便可以存储接下来的错误。而且，在现场操作期间，BFM 610可以通过来自主机的请求或者通过主机中的ECC实时地更新SRAM 620的WBA。
BFM 610可以提供协议以便通过使用DRAM芯片601到604中的模式寄存器来调整DRAM芯片601到604的内部DC电压电平。例如可以使用MR3模式寄存器。MR3模式寄存器可被设置成受存储器缓冲器芯片640或者测试设备控制。
BFM 610可以以预先确定的分辨率或者基准分辨率调整安装在存储器模块600中的DRAM芯片601到604中的AC定时参数。AC定时参数可以包括tRAS、tRP、tRCD、tWR、tREF、tPAUSE，等等。可以基于DRAM芯片601到604中的时钟周期tCK调整AC定时。DRAM芯片601到604中所包括的AC定时控制寄存器可以受缓冲器芯片640或者测试设备控制。在一个测试序列中，可有区别地施加被访问以导致压力的单元的AC定时与针对免测试条件被访问的单元的AC定时。
SRAM 620可以包括WBA表。WBA表可以存储行地址、列地址、组地址和颗粒地址。而且，SRAM 620可以存储对应于WBA并且被存储在DRAM芯片601到604中的数据。
要被修复的WBA表和SRAM 620的位单位可根据DRG来确定。可以按位单位、芯片单位、芯片组单位或者颗粒单位确定DRG。可根据可修复的WBA数量、可修复WBA的字段长度的组合，以及DRG来确定WBA表的容量。因为按例如“颗粒0→颗粒1→颗粒2→颗粒3”的固定颗粒顺序传送WBA，所以在每一颗粒中WBA可被自动排序。
SRAM 620可以存储基于颗粒的WBA表。基于颗粒的WBA表可以存储行地址、列地址和组地址。在这种情况下，DQ地址字段不存在。而且，SCB是指示作为请求地址的主机和WBA之间的比较结果的匹配或者不匹配的一个位。对应于WBA的多条数据可被DQ映射，并且可被存储在数据SRAM 620中。
如果DRG小于基于x4芯片或者x8芯片的颗粒数据宽度，则WBA表可以包括DQ地址。可分开使用或者可以组合WBA表和SCB。DRG与SCB的组合可以确定WBA表和数据SRAM区域620的容量。随着DRG尺寸减小，WBA表的容量被增大。和DRG相关的SCB可被直接映射到DRAM芯片，或者，通过编码SCB，可以选择DRAM芯片。
当BFM 610检测到WBA时，BFM 610可以把WBA更新到NVM区域631。或者，当通过使用ATE产生WBA时，WBA可以在产品测试期间被存储到NVM区域631中。为了减少地址匹配时间，颗粒可以以并行方式执行比较操作。基于颗粒的WBA可以和元表相关联，并且可被用来设置地址匹配计算模式。元表可以由WBA的有效数量和WBA字段的范围组成，并且可被存储在NVM区域631中。
当通过使用ATE产生WBA时，WBA的有效数量可通过额外的WBA传送周期被传送，或者，可以在产品测试期间被存储到NVM区域631中。存储在NVM区域631中的WBA可以由元表组成，并且可在上电期间被存储到WBA表SRAM 620中。SCB可被专门分配给DRAM芯片的DQ。在这种情况下，SCB可用来识别多个要替换的半字节宽DQ。
当SCB是“1”时，开关632被切换到SRAM 620，并且当SCB不是“1”时，开关632被切换到安装在存储器模块600中的DRAM芯片601到604。如果在行/列/组/颗粒地址与WBA表SRAM 620之间存在任何匹配，则匹配信号和EID号码和/或SCB可被传送到数据SRAM 620和开关632，其中，开关632是数据多路复用开关。
存储在元表NVM中的WBA可以被存储到WBA表SRAM 620中，其中元表NVM是NVM区域631，WBA表SRAM 620是CAM类型。首先，当接收到活动命令时，可在颗粒匹配CAM 620中比较行地址和组地址。此后，当将读命令或者写命令施加于其时，可比较列地址和组地址。如果存在匹配，则可在被编码的EID处读取SCB。元表NVM 631可被设置在有效匹配线和有效选择线的范围内。
在SRAM 620中，WBA表SRAM部分和数据SRAM部分可以通过片外接口进行通信。数据SRAM 620和开关632被设置在存储器缓冲器芯片640中，并且WBA表SRAM部分可被形成为与存储器缓冲器芯片640分离的芯片。单独的芯片可以包括WBA表SRAM部分和边带控制单元。彼此分离的WBA表SRAM部分和数据SRAM部分之间的片外接口可以通过SBB通信。
SBB可以由边带时钟SBCK、/SBCK、边带控制信号、多条边带控制数据SBCD和用于多条边带控制数据SBCD的数据窗口信号组成。可以通过SBB传送边带控制数据包。SBB可以工作于带内频率，和正常的命令/地址总线一样。
在SBB的操作中，如果引入可变包长度，则可以使用单独的前同步/后同步信号SBCDW来确保有效的包窗口。当单独的前同步/后同步信号SBCDW被设置为“低”时，有效的控制数据传送可以在下一周期tPKL（包时延）开始。有效的控制数据传送可以持续，直到单独的前同步/后同步信号SBCDW被复位为“高”为止。
在存储器模块600中的DRAM芯片601到604的刷新周期期间，通过对WBA表和数据SRAM 620执行清洗，可以提高SRAM 620的可靠性。为了防止WBA表和数据SRAM 620的多位错误的累积，并为了校正WBA表和数据SRAM 620的单个位错误，自清洗ECC电路单元可以工作。当刷新命令被施加于DRAM芯片601到604时，可以对SRAM 620执行清洗操作。可编程自清洗间隔，或者，可以禁止自清洗操作。
可以对存储器模块600中的DRAM芯片601到604、WBA表和数据SRAM 620执行功率管理。SRAM 620的功率节省模式基本可被作为DRAM芯片601到604的功率节省模式来控制。当DRAM芯片601到604处于主动掉电模式、预充电掉电模式、自动刷新模式、自刷新模式、PASR或者BFM模式中时，SRAM区域620的核心阵列块的电源可被开启，并且和SRAM区域620临近的电路块可被关断。
当存储器模块600中的DRAM芯片601到604处于自刷新模式中时，并且当对SRAM区域620执行清洗时，和SRAM区域620临近的电路块可被开启。而且，当DRAM芯片601到604处于BFM模式中时，如果必要，和SRAM区域620临近的电路块可被开启。
与存储器模块600中的DRAM芯片601到604相比，可以首先执行WBA表和数据SRAM区域620的功率节省模式的开始和唤醒，以便可以预期预先确定的定时代价或者基准定时代价。为了减少在针对DRAM芯片601到604的读/写操作期间由于SRAM区域620所致的功率增加量，可关断在给定请求地址要被SRAM区域620替代的DRAM芯片601到604的数据输入/输出缓冲器。或者，通过使用额外的引脚或者操作上可用的引脚（例如DM信号），可以关断存储器模块600中的DRAM芯片601到604的数据路径。
图44是根据至少一个示范性实施例的存储器模块700的图。
参考图44，存储器模块700可以包括存储器控制器740和多个存储器模块750。每一存储器模块750可以由具有不同颗粒的DRAM模块形成。存储器控制器740包括测试单元710、存储器区域720和外围逻辑电路单元730。存储器控制器740还可以包括开关732、存储器模块750，或者存储器区域720，其中开关732选择性地访问例如熔丝阵列或者反熔丝阵列的NVM区域731。测试单元710可以对应于上面描述的BFM。存储器区域720可以由SRAM单元组成。为了描述方便，测试单元710可被称为‘BFM 710’，存储器区域720可被称为‘SRAM 720’，并且NVM区域731可被称为‘NVM 731’。
BFM 710可以筛查安装在存储器模块750中的DRAM芯片中的弱位。BFM 710可以使用能够在工厂级检测弱单元的内建自测试技术，因此，可以通过使用SRAM 720替换安装在存储器模块750中的DRAM芯片中的弱位，并且就此而言，对主机（未示出）来说，替换可以是透明的。
被筛查出的WBA可被存储在SRAM 720和NVM 731中。通过使用开关732，外围逻辑电路单元730可以控制对WBA的访问在SRAM 720中而非在安装在存储器模块750中的DRAM芯片中执行。
BFM 710可以通过使用由命令和定址的各种组合组成的测试序列来筛查WBA。在测试中，测试单元可以产生主动-预充电命令而无需读或写命令。测试序列可以产生嵌套地址图案，其中，下层地址序列循环在上层地址序列循环中退出。
BFM 710在测试期间可以改变安装在存储器模块750中的DRAM芯片的DC偏置电平，并且可以编程用户设置测试序列。不仅在工厂中，而且在现场中，BFM 710可以向用户提供针对测试各种类型的测试序列的许可。
BFM 710可以通过在工厂中筛查WBA来记录错误，并且可以存储WBA。当在测试流程期间检测到错误时，对应的错误地址和数据被记录在错误日志寄存器中。无论何时出现错误，都检查是否所有的错误日志寄存器被填充了，并且检查操作可以被自动执行。
如果并非所有错误日志寄存器都被填充，则测试流程继续。如果所有的错误日志寄存器都被填充了，则存储在错误日志寄存器中的多条数据和地址被转储到NVM 731。此后，测试流程自动继续，以便可以存储接下来的错误。而且，在现场操作期间，BFM 710可以通过来自主机的请求或者通过主机中的ECC实时地更新SRAM 720的WBA。
BFM 710可以提供协议以便通过使用安装在存储器模块750中的DRAM芯片中的模式寄存器来调整DRAM芯片的内部DC电压电平。例如可以使用MR3模式寄存器。MR3模式寄存器可被设置成受存储器缓冲器芯片740或者测试设备控制。
BFM 710可以以预先确定的分辨率或者基准分辨率调整安装在存储器模块750中的DRAM芯片中的AC定时参数。AC定时参数可以包括tRAS、tRP、tRCD、tWR、tREF、tPAUSE，等等。可以基于DRAM芯片中的时钟周期tCK调整AC定时。DRAM芯片中所包括的AC定时控制寄存器可以受缓冲器芯片或者测试设备控制。在一个测试序列中，可有区别地施加被访问以导致压力的单元的AC定时与针对免测试条件被访问的单元的AC定时。
SRAM 720可以包括WBA表。WBA表可以存储行地址、列地址、组地址和颗粒地址。而且，SRAM 720可以存储对应于WBA并且被存储在DRAM芯片中的数据。
要被修复的WBA表和SRAM 720的位单位可根据DRG来确定。可以按位单位、芯片单位、芯片组单位或者颗粒单位确定DRG。可根据可修复的WBA数量、可修复WBA的字段长度的组合，以及DRG来确定WBA表的容量。因为按例如“颗粒0→颗粒1→颗粒2→颗粒3”的固定颗粒顺序传送WBA，所以在每一颗粒中WBA可被自动排序。
SRAM 720可以存储基于颗粒的WBA表。基于颗粒的WBA表可以存储行地址、列地址和组地址。在这种情况下，DQ地址字段不存在。而且，SCB是指示作为请求地址的主机和WBA之间的比较结果的匹配或者不匹配的一个位。对应于WBA的多条数据可被DQ映射，并且可被存储在数据SRAM 720中。
如果DRG小于基于x4芯片或者x8芯片的颗粒数据宽度，则WBA表可以包括DQ地址。可分开使用或者可以组合WBA表和SCB。DRG与SCB的组合可以确定WBA表和数据SRAM区域720的容量。随着DRG尺寸减小，WBA表的容量被增大。和DRG相关的SCB可被直接映射到DRAM芯片，或者，通过编码SCB，可以选择DRAM芯片。
当BFM 710检测到WBA时，BFM 710可以把WBA更新到NVM区域731。或者，当通过使用ATE产生WBA时，WBA可以在产品测试期间被存储到NVM区域731中。为了减少地址匹配时间，颗粒可以以并行方式执行比较操作。基于颗粒的WBA可以和元表相关联，并且可被用来设置地址匹配计算模式。元表可以由WBA的有效数量和WBA字段的范围组成，并且可被存储在NVM区域731中。
当通过使用ATE产生WBA时，WBA的有效数量可通过额外的WBA传送周期被传送，或者，可以在产品测试期间被存储到NVM区域731中。存储在NVM区域731中的WBA可以由元表组成，并且可在上电期间被存储到WBA表SRAM 720中。SCB可被专门分配给DRAM芯片的DQ。在这种情况下，SCB可用来识别多个要替换的半字节宽DQ。
当SCB是“1”时，开关732被切换到SRAM 720，并且当SCB不是“1”时，开关732被切换到安装在存储器模块750中的DRAM芯片。如果在行/列/组/颗粒地址与WBA表SRAM 720之间存在任何匹配，则匹配信号和EID号码和/或SCB可被传送到数据SRAM 720和开关732，其中开关732是数据多路复用开关。
存储在元表NVM中的WBA可以被存储在WBA表SRAM 720中，其中元表NVM是NVM区域731，WBA表SRAM 720是CAM类型。首先，当接收到活动命令时，可在颗粒匹配CAM 720中比较行地址和组地址。此后，当将读命令或者写命令施加于其时，可比较列地址和组地址。如果存在匹配，则可在被编码的EID处读取SCB。元表NVM 731可被设置在有效匹配线和有效选择线的范围内。
在SRAM 720中，WBA表SRAM部分和数据SRAM部分可以通过片外接口进行通信。数据SRAM 720和开关732被设置在存储器控制器740中，并且WBA表SRAM部分可被形成为与存储器控制器740分离的芯片。单独的芯片可以包括WBA表SRAM部分和边带控制单元。彼此分离的WBA表SRAM部分和数据SRAM部分之间的片外接口可以通过SBB通信。
SBB可以由边带时钟SBCK、/SBCK、边带控制信号、多条边带控制数据SBCD和用于多条边带控制数据SBCD的数据窗口信号组成。可以通过SBB传送边带控制数据包。SBB可以工作于带内频率，和正常的命令/地址总线一样。
在SBB的操作中，如果引入可变包长度，则可以使用单独的前同步/后同步信号SBCDW来确保有效的包窗口。当单独的前同步/后同步信号SBCDW被设置为“低”时，有效的控制数据传送可以在下一周期tPKL（包时延）开始。有效的控制数据传送可以持续，直到单独的前同步/后同步信号SBCDW被复位为“高”为止。
在安装在存储器模块750中的DRAM芯片的刷新周期期间，通过对WBA表和数据SRAM 720执行清洗，可以提高SRAM 720的可靠性。为了防止WBA表和数据SRAM 720的多位错误的累积，并为了校正WBA表和数据SRAM 720的单个位错误，自清洗ECC电路单元可以工作。当刷新命令被施加于DRAM芯片时，可以对SRAM区域720执行清洗操作。可编程自清洗间隔，或者，可以禁止自清洗操作。
可以对存储器模块750中的DRAM芯片、WBA表和数据SRAM区域720执行功率管理。SRAM区域720的功率节省模式基本可被作为DRAM芯片的功率节省模式来控制。当DRAM芯片处于主动掉电模式、预充电掉电模式、自动刷新模式、自刷新模式、PASR或者BFM模式中时，SRAM区域720的核心阵列块的电源可被开启，并且和SRAM区域720临近的电路块可被关断。
当在存储器模块750中的DRAM芯片处于自刷新模式中时，并且当对SRAM区域720执行清洗时，和SRAM区域720临近的电路块可被开启。而且，当DRAM芯片处于BFM模式中时，如果必要，和SRAM区域720临近的电路块可被开启。
与存储器模块750中的DRAM芯片相比，可以首先执行WBA表和数据SRAM区域720的功率节省模式的开始和唤醒，以便可以预期预先确定的定时代价或者基准定时代价。为了减少在针对DRAM芯片的读/写操作期间由于SRAM区域720所致的功率增加量，可以关断在给定请求地址要被SRAM区域720替代的DRAM芯片的数据输入/输出缓冲器。或者，通过使用额外的引脚或者操作上可用的引脚（例如DM信号），可以关断存储器模块750中的DRAM芯片的数据路径。
这样已经描述了示范性实施例，将会清楚，可以用很多方式改变示范性实施例。这些变化不应被视为偏离示范性实施例的预期精神和范围，并且，预期对本领域技术人员显而易见的所有这些修改都包括在下列权利要求的范围内。

Claims (20)

1.一种半导体器件，包含：
包括多个RAM存储器单元的第一存储器区域；
测试单元，被配置成检测所述多个RAM存储器单元当中的弱单元的位地址；和
包括多个RAM存储器单元的第二存储器区域，被配置成把所检测到的地址存储为弱位地址（WBA），并被配置成存储被寻址成要存储在所检测到的地址上的数据。
2.如权利要求1所述的半导体器件，其中，所述第一存储器区域和所述第二存储器区域包括不同类型的RAM存储器单元。
3.如权利要求1所述的半导体器件，还包含：以非易失方式存储所述第一存储器区域的所述WBA的第三存储器区域。
4.如权利要求1所述的半导体器件，其中，所述第一存储器区域包括动态随机存取存储器（DRAM）单元。
5.如权利要求4所述的半导体器件，其中，所述弱单元是在所述DRAM单元当中的、具有参考范围之外的刷新特性、写特性和数据保持特性其中至少一个的单元。
6.如权利要求1所述的半导体器件，其中，所述第二存储器区域包括静态随机存取存储器（SRAM）单元。
7.如权利要求1所述的半导体器件，其中，所述第二存储器区域被配置成根据数据替换粒度（DRG），按位单位、芯片单位、芯片组单位或者颗粒单位修复所述第一存储器区域的弱位。
8.如权利要求1所述的半导体器件，其中，所述第二存储器区域被配置成存储所述WBA，并且被形成为被配置成针对请求地址执行地址匹配操作的内容可寻址（CAM）存储器。
9.如权利要求1所述的半导体器件，其中，所述第二存储器区域包含：
WBA表SRAM，被配置成存储所述WBA；
数据SRAM，被配置成存储预期要被存储在所述WBA中的数据；和
开关，被配置成切换所述第一存储器区域或者所述数据SRAM，并且
其中，所述WBA表SRAM和所述数据SRAM被配置成通过片外接口通信。
10.如权利要求1所述的半导体器件，其中，所述第二存储器区域被配置成执行清洗操作以便在所述第一存储器区域的刷新周期期间校正所述第二存储器区域的错误。
11.如权利要求1所述的半导体器件，其中，所述半导体器件被配置成执行功率管理，以便允许所述第二存储器区域在所述第一存储器区域的掉电模式、刷新模式或者测试模式中被开启。
12.如权利要求1所述的半导体器件，其中，所述半导体器件被配置成使得在针对所述第一存储器区域的读/写操作期间，所述半导体器件关断在请求地址处要由所述第二存储器区域代替的所述第一存储器区域的数据输入或输出缓冲器。
13.如权利要求12所述的半导体器件，其中，所述半导体器件被配置成通过使用所述第一存储器区域的数据掩蔽（DM）信号来关断所述第一存储器区域的数据路径。
14.如权利要求3所述的半导体器件，其中，所述第三存储器区域被配置成存储包括关于所述WBA的颗粒地址、所述WBA的数量、关于所述WBA的行、列和组地址的元表、以及用于把要修复的位映射到DQ的SCB的元表。
15.如权利要求14所述的半导体器件，其中，所述半导体器件被配置成使得，
在所述半导体器件的上电期间，所述元表被存储到所述第二存储器区域中，
基于主机所请求的行、列、组和颗粒地址以及存储在所述第二存储器区域中的所述元表来产生匹配信号；并且
通过被映射到所述SCB的所述DQ来修复所述弱位。
16.一种存储器模块，包含：
模块板；
安装在所述模块板上并且包括多个存储器单元的至少一个存储器芯片；和
安装在所述模块板上并且被配置成控制所述至少一个存储器芯片的操作的存储器缓冲器芯片；
其中，所述存储器缓冲器芯片包括：
测试单元，被配置成检测所述多个存储器单元当中的弱位；
第一存储器区域，被配置成存储所述至少一个存储器芯片的弱位地址（WBA）和预期要被存储在所述弱位中的数据；和
第二存储器区域，被配置成以非易失方式存储所述至少一个存储器芯片的所述WBA，并且
其中，所述至少一个存储器芯片和所述存储器缓冲器芯片中的所述第一存储器区域包括不同类型的存储器单元。
17.如权利要求16所述的存储器模块，其中，所述测试单元被配置成筛查所述至少一个存储器芯片的所述WBA，然后，把所述WBA和对应数据存储到错误日志寄存器中。
18.如权利要求16所述的存储器模块，其中，所述测试单元被配置成提供用于在现场中编程用户期望的测试图案的用户设置测试序列。
19.如权利要求16所述的存储器模块，其中，所述测试单元被配置成在测试期间改变所述至少一个存储器芯片的直流（DC）偏置电平。
20.一种存储器控制器，被配置成与包括多个存储器单元的存储器芯片通信，所述存储器控制器包含：
测试单元，被配置成检测所述多个存储器单元当中的弱位；
第一存储器区域，被配置成存储所述存储器芯片的弱位地址（WBA）和预期要存储在所述弱位中的数据；和
第二存储器区域，被配置成以非易失方式存储所述存储器芯片的所述WBA，
其中，所述存储器芯片和所述第一存储器区域包括不同类型的存储器单元。
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