CN113127243A - 对转储错误日志的实时触发 - Google Patents

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Abstract

本申请案涉及对转储错误日志的实时触发。在各种实施例中，可提供用于解决操作性系统上发现的失效的除错有效性问题的技术。方法可使用存储器装置上的现有引脚以及添加的对触发信号作出响应的逻辑，所述触发信号经结构化为不同于如下信号：正常发送到所述存储器装置上的现有引脚，以使得所述存储器装置响应于所述信号而执行所述存储器装置的正常或常规功能。响应于检测到与存储器装置相关联的一或多个错误状况，与所述存储器装置介接的系统可产生发到存储器装置的所述触发信号。响应于接收到所述触发信号，所述存储器装置可将所述存储器装置的错误日志转储到所述存储器装置中的存储器组件。稍后可从所述存储器组件检索所述错误日志以进行失效分析。

Description

对转储错误日志的实时触发
优先权申请
本申请案主张2019年12月30日提交的美国临时申请案第62/955,204号的优先权益，所述申请案以全文引用的方式并入本文中。
技术领域
本公开的实施例大体上涉及存储器系统和与存储器系统交互的系统，且更具体地， 涉及与存储器系统相关联的错误日志的管理。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多 不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取 存储器(SDRAM)等等。非易失性存储器可在不被供电时保持所存储数据，且包含快闪存 储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程 ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存 取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPointTM存储器等等。
快闪存储器用作广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含 允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或 多个群组。两种常见类型的快闪存储器阵列架构包含NAND和NOR架构，所述架构以 每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常 布置成矩阵。在实例中，阵列的一行中的每一浮动栅极存储器单元的栅极耦合到存取线 (例如，字线)。在NOR架构中，阵列的一列中的每一存储单元的漏极耦合到数据线(例 如，位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极以源极到漏极方式 一起串联耦合在源极线与位线之间。
发明内容
本公开的方面提供一种存储器装置，其中所述存储器装置包括：定时电路系统，其确定所述存储器装置的引脚上接收到的触发信号的发生；和处理器，其被配置成执行存 储于所述存储器装置中的一或多个组件上的指令，所述指令在由所述处理器执行时，致 使所述存储器装置执行操作，所述操作包括响应于所述触发信号的所述发生的所述确 定，将与一或多个错误状况相关联的错误日志转储到所述存储器装置的存储器。
本公开的另一方面提供一种保存存储器装置的错误日志的方法，其中所述方法包括：在所述存储器装置的引脚处接收信号；基于所述信号的定时参数，确定所述信号是 否是在所述存储器装置的所述引脚上接收到的触发信号；和响应于所述信号是所述触发 信号的所述确定，将与一或多个错误状况相关联的所述错误日志转储到所述存储器装置 的存储器。
本公开的另一方面提供一种与存储器装置介接的系统，其中所述系统包括：处理器， 其被配置成执行存储于所述系统中的一或多个组件上的指令，所述指令在由所述处理器 执行时，致使所述系统执行操作，所述操作包括：检测与所述存储器装置相关联的一或多个错误状况；产生具有指定定时参数的触发信号；和响应于所述一或多个错误状况的 所述检测，将所述触发信号发射到所述存储器装置的引脚以触发所述存储器装置中的错 误日志的转储，所述引脚分配给所述存储器装置的除触发所述转储以外的功能。
附图说明
不一定按比例绘制的图式通过实例而非作为限制大体上说明本文件中论述的各种 实施例。
图1说明根据各种实施例的包含存储器装置的环境的实例。
图2和3说明根据各种实施例的三维NAND架构半导体存储器阵列的实例的示意图。
图4说明根据各种实施例的存储器模块的实例框图。
图5是根据各种实施例的说明可在其上实施一或多个实施例的机器的实例的框图。
图6是根据各种实施例的包含主机以触发存储器装置中的错误日志转储的方式与存 储器装置一起操作的实例系统的框图。
图7说明根据各种实施例的在主机和存储器装置之间用于这些设备的操作的数个信 号的布置。
图8说明根据各种实施例的用于图7的布置的重置信号的定时。
图9示出根据各种实施例的用于图8的重置信号的重置定时参数的表。
图10说明根据各种实施例的硬件重置信号双态触发的实例。
图11是根据各种实施例的保存存储器装置的错误日志的实例方法的特征的流程图。
图12是根据各种实施例的通过与存储器装置介接的系统保存存储器装置中的错误 日志的实例方法的特征的流程图。
具体实施方式
以下详细描述参考借助于图式展示可实施的各种实施例的附图。这些实施例通过足 够的细节描述以使得所属领域的技术人员能够实践这些和其它实施例。可利用其它实施 例，且可对这些实施例作出结构性、逻辑、机械和电性变化。各个实施例不必互相排斥，因为一些实施例可以与一个或多个其它实施例组合以形成新的实施例。因此，不应按限 制性意义来看待以下详细描述。
在例如存储器装置的产品提供给特定使用领域中的消费者之后，可存在对产品的持 续调试。在产品现场调试期间，难以捕获问题发生时的所有关键信息。此困难可与主机和存储器装置之间的实时同步化机构相关联。归因于这类同步化困难，可能不依赖于可 能效率低、费时并且有时甚至极难重现的问题复制。举例来说，当主机和存储器装置之 间的链路丢失时，主机不可能立即经由命令向装置通知错误正在发生，原因是协议链路 断开。
对于通用快闪存储(UFSTM)装置，可存在MPHY/UniPro错误。统一协议(UniPro)是用于使移动电子装置和具有具移动相关特性的组件和受移动影响的电子件的电子装置 中的集成电路互连的相对高速度接口技术。M-PHY(MPHY)是由MIPI联盟开发的高速数 据通信物理层标准，所述MIPI联盟是开发用于移动电子环境的接口规范的全球性开放 会员组织。层状通信架构中的UFS互连层处的UFS电接口可处置UFS主机和UFS装置 之间的连接，其中M-PHY规范与UniPro规范形成UFS接口的互连的基础。UniPro可 用以通过与M-PHY物理层通信来监测位错误率。UniPro是还跟踪程序重试的重试方式 或重新发送方式的传输协议。由于UFS装置等候用于UFS主机的指令，因此链路的丢 失不立即与从UFS主机接收信号的缺失相关。在链路丢失的情况下，主机无法立即经由 命令向装置通知错误正在发生。
错误状况可与超时失效一起发生。当主机检测到关于其介接到的装置的命令超时时，所述装置可忙于任务处理。所述任务处理可为执行存储于装置的固件中的指令，造 成其在相近时间不会处理错误状况的通知。错误状况的通知可相对于任务处理进行排 队。基于固件的处理甚至可能会陷入卡死状态，以致于将错过任何即将出现的主机协议 信号。另外，在任一情况下，装置可失去更新其错误日志的机会。正在主动更新的错误 日志通常不维持于非易失性存储器中。
可发生其中主机触发对其正在介接到装置的重置信号的错误状况。重置信号是迫使 装置从错误状态恢复的信号。然而，此信号可在失效事件发生之后的数秒。所述装置可失去更新其错误日志的机会。
数种当前失效分析技术是基于代码注入或特定供应商命令。这些方法暗示装置的状 态更改。这些方法往往会通过专用测试固件执行重新测试。
在各种实施例中，可产生从主机到存储器装置的实时触发，可用以通知存储器装置 及时捕获存储器装置的错误日志中的所有所需信息并且转储错误日志以保存信息供稍后进行失效分析。转储是保存操作。所述转储可通过保存到专用非易失性存储器来实施，所述经分配为用于存储器装置的错误日志的特定存储器。专用非易失性存储器可为存储用户数据的存储器装置的存储器的部分或静态随机存取存储器(SRAM)或ROM的部分。 实时触发可实施为实时硬件触发。这些技术可允许在内部限定阶段和主机客户平台问题 期间，通过并非装置侵入式的程序来改进失效分析能力。通过实时触发，主机可在例如 但不限于数据超时、数据失配、致命错误、初始化超时和装置固件卡死病况的错误状况 的情况下转储相关装置系统信息(硬件和固件两者)。
在各种实施例中，存储器装置可包括确定在存储器装置的引脚上接收到的触发信号 的发生的定时电路系统。存储器装置可包含数个数据存储存储器、一或多个过程，以及其它管理存储器装置并且存取存储于存储器装置中的数据的组件。存储器装置可具有数个与在存储器装置外部的装置(例如主机装置)介接的引脚。存储器装置的一或多个处理器可执行存储于存储器装置中的一或多个组件上的指令。当指令由一或多个处理器执行时，存储器装置可执行与指令相关的操作。所述操作可包括响应于引脚处的触发信号的 发生的确定，将与一或多个错误状况相关联的错误日志转储到存储器装置的存储器。
存储器装置的接收到触发信号的引脚可为接收用于执行存储器装置的与转储错误 日志隔开的常规功能的信号的引脚。用于执行所述功能的信号可称为功能信号并且不同 于触发信号。分配给存储器装置的正常功能信号的引脚的用途也可用以接收转储存储器 装置的错误日志的触发信号。引脚的此双重用途提供灵活性，原因在于存储器装置可在不添加非常规使用的引脚的情况下结构化。
存储器装置可包含可用以识别不同于功能信号的触发信号的定时电路系统。可存在 数种可经实施以基于所接收信号的定时参数与针对触发信号定义的定时参数的比较，确 定分配给功能信号的引脚处接收到的信号是否是触发信号的机制。举例来说，触发信号可在对应于指定时间长度的时间经历多个双态触发，在所述指定时间长度中，功能信号 指定被拉低或指定被拉高。在用以接收触发信号的引脚是存储器装置的用以接收重置信 号以识别存储器装置的重置事件的重置引脚的情况下，可产生触发信号，将在重置引脚 处接收到所述触发信号，在所述重置引脚处，所述触发信号经历多个双态触发，双态触 发周期为大约两百纳秒。可使用其它周期。用于触发信号的这些定时参数不同于在重置 引脚处正常接收到的功能重置信号。
响应于确定在存储器装置的引脚处发生触发信号，存储器装置可完成正在进行的任 务并且保存高速缓存的主机数据。可在预测到存储器装置将关机时，通过存储器装置进行这些动作以及转储其错误日志。用于定义存储器装置响应于接收到触发信号将采用的动作的指令可存储于存储器装置的专用部分中。所述专用部分可与控制对用于数据存储的存储器装置的数据管理的固件隔开。存储器装置的专用部分可为SRAM或ROM的部 分。
响应于接收到触发信号而转储到存储器装置的存储器的错误日志可包含硬件信息 和固件信息。举例来说，错误日志可包含与数据超时、数据失配、致命错误、初始化超 时和卡死系统固件识别中的一或多个相关的信息。在错误日志转储到存储器装置的存储 器之后的某一时间，可关于触发的转储进行失效分析。为执行这类失效分析，转储到存 储器装置的存储器的错误日志可从存储器发射到主机。
与存储器装置介接的系统(例如主机系统)可包括检测与存储器装置相关联的一或多 个错误状况的组件。在检测到一或多个错误状况后，可即刻产生具有指定定时参数的触 发信号。所述产生可包含检索具有指定定时参数的所存储信号。响应于检测到一或多个错误状况，触发信号可发射到存储器装置的引脚以触发存储器装置中的错误日志的转 储。所述引脚可为分配给存储器装置的除触发转储以外的功能的引脚。所述引脚可为存 储器装置的重置引脚，其中所述重置引脚被配置成从系统接收重置信号以识别存储器装 置的重置事件。在同一重置引脚的不同时间，重置信号可不同于触发信号。触发信号可 结构化为在对应于其中重置信号被拉低或被拉高的指定时间长度的时间经历多个双态 触发。
错误日志可包含与存储器装置介接的系统检测到的数个错误状况，例如但不限于系 统检测到的数据超时、系统例如在将发送到存储器装置的数据相对于从存储器装置接收 的数据进行比较时检测到的数据失配、在于存储器装置一起操作时的致命错误、关于通过系统针对存储器装置的初始化的初始化超时、以及通过系统对存储器装置的固件处于卡死状况中的识别中的一或多个。系统可从存储器装置检索错误日志以进行失效分析。 系统可执行失效分析或将错误日志的信息提供到另一装置，所述另一装置可位于系统远 处并且接收来自存储器的信息。
存储器装置可包含个别存储器裸片，所述存储器裸片可以例如包含存储区，所述存 储区包括一或多个存储器单元阵列，从而实现一种(或多种)所选存储技术。这类存储器裸片通常包含用于操作存储器阵列的支持电路系统。有时通常被称为“受管理存储器装置”的其它实例包含与被配置成控制一或多个存储器裸片的操作的控制器功能性相关联的一或多个存储器裸片的组合件。这类控制器功能性可以简化与例如“主机”的外部装 置的互操作性。在这类受管理存储器装置中，控制器功能性可以在也合并了存储器阵列 的一或多个裸片上或在单独的裸片上实现。在其它实例中，一或多个存储器装置可以与 控制器功能性组合以形成固态驱动器(SSD)存储卷。
本公开的实施例可包含实施NAND快闪存储器单元的受管理存储器装置的实例，所述受管理存储器装置被称为“受管理NAND”装置。然而，这些实例不限制本公开的范 围，本公开的范围可以其它形式的存储器装置和/或以其它形式的存储技术来实现。
通过选择耦合到其栅极的字线，经由启动特定存储器单元的解码器存取NOR和NAND快闪架构半导体存储器阵列两者。在NOR架构半导体存储器阵列中，一旦被激 活，选定存储器单元便使其数据值置于位线上，从而依据特定单元经编程的状态而使不 同电流流动。在NAND架构半导体存储器阵列中，将高偏压电压施加于漏极侧选择栅极 (SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每一群组的未被选存储器单元的栅 极的字线，以使每一群组的未被选存储器单元作为传递晶体管操作(例如，以不受其所存 储的数据值限制的方式传递电流)。电流随后从源极线穿过每个串联耦合的群组流动到位 线，仅受每个群组中的所选存储器单元限制，从而将所选存储器单元的当前经编码数据 值置于位线上。
NOR或NAND架构半导体存储器阵列中的每个快闪存储器单元可以个别地或共同地编程到一或数个经编程状态。举例来说，单层级单元(SLC)可表示两个编程状态(例如， 1或0)中的一个，从而表示一个数据位。快闪存储器单元也可表示大于两个的经编程状 态，从而允许制造较高密度的存储器而不增加存储器单元的数目，这是因为每一单元可 表示大于一个的二进制数字(例如，大于一个位)。这类单元可被称为多状态存储器单元、 多数字单元或多层级单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位 (例如，四个经编程状态中的一个)的存储器单元，三层级单元(TLC)可指代每单元可存储 三个数据位(例如，八个经编程状态中的一个)的存储器单元，且四层级单元(QLC)可每单 元存储四个数据位。MLC在本文中在其更宽泛的上下文中用以指代可每单元存储多于一 个数据位(即，可表示大于两个经编程状态)的任何存储器单元。
可以根据公认的行业标准来配置和操作受管理存储器装置。举例来说，受管理NAND装置可以是(作为非限制性实例)UFS装置或嵌入式MMC装置(eMMCTM)等。举例 来说，在以上实例的情况下，可以根据电子装置工程设计联合协会(JEDEC)标准(例如， JEDEC标准JESD223D，标题为“JEDEC UFS快闪存储装置3.0(JEDEC UFS Flash Storage 3.0)”等和/或这类标准的更新或后续版本)来配置UFS装置。类似地，可以根据标题为 “JEDEC eMMC标准5.1(JEDEC eMMC standard 5.1)”的JEDEC标准JESD84-A51和/ 或这类标准的更新或后续版本来配置所识别的eMMC装置。
SSD尤其可用作计算机的主存储装置，其关于例如性能、大小、重量、强度、操作 温度范围和功率消耗具有优于具有移动部件的传统硬盘驱动器的优点。举例来说，SSD 可具有减少的寻道时间、时延或与磁盘驱动器相关联的其它延迟(例如，机电等)。SSD 使用例如快闪存储器单元等非易失性存储器单元来避免内部电池电源要求，因此允许驱 动器更为多功能且紧凑。受管理NAND装置可以用作各种形式的电子装置中的主存储器 或辅助存储器，并且普遍用于移动装置中。
SSD和受管理存储器装置两者均可以包含具有数个裸片或逻辑单元(例如，逻辑单元号或LUN)的数个存储器装置，并且可以包含执行操作存储器装置或与外部系统介接 的逻辑功能的一或多个处理器或其它控制器。这类SSD和受管理存储器装置可以包含一 或多个快闪存储器裸片，其上包含多个存储器阵列和外围电路系统。快闪存储器阵列可 包含组织成多个物理页的多个存储器单元块。在一些实例中，SSD还可以包含DRAM 或SRAM(或其它形式的存储器裸片或其它存储器结构)。类似地，受管理NAND装置可 以包含与NAND存储阵列分离并且在控制器之内或与控制器分离的易失性和/或非易失 性存储器的一或多个阵列。SSD和受管理NAND装置两者可接收来自主机的命令，所 述命令与例如读取或写入操作的存储器操作相关联以在存储器装置和主机之间传送数 据(例如，用户数据和相关联完整性数据，例如错误数据和地址数据等)，或与擦除操作 相关联以从存储器装置擦除数据。
例如移动电子装置(例如，智能电话、平板计算机等)、用于汽车应用的电子装置(例 如，汽车传感器、控制单元、驾驶员辅助系统、乘客安全或舒适系统等)和因特网连接的电器设备或装置(例如，物联网(IoT)装置等)的电子装置尤其取决于电子装置的类型、使用环境、性能期望等而具有变化的存储需要。
电子装置可分解为若干主要组件：处理器(例如，中央处理单元(CPU)或其它主处理 器)；存储器(例如，一或多个易失性或非易失性RAM存储器装置，例如DRAM、移动 或低功率双数据速率同步DRAM(DDR SDRAM)等)；和存储装置(例如，非易失性存储 器(NVM)装置，例如快闪存储器、ROM、SSD、MMC，或其它存储卡结构或组合件等)。 在某些实例中，电子装置可包含用户接口(例如，显示器、触摸屏、键盘、一或多个按钮 等)、图形处理单元(GPU)、功率管理电路系统、基带处理器或一或多个收发器电路等。
图1说明包含被配置成在通信接口上通信的主机装置105和存储器装置110的环境100的实例。主机装置105或存储器装置110可包含在多种产品150中，例如IoT装置(例 如，电冰箱或其它电器、传感器、电机或致动器、移动通信装置、汽车、无人机等)，以 支持产品150的处理、通信或控制。
存储器装置110包含存储器处理装置115和存储器阵列120，包含例如数个个别存储器裸片(例如，3D NAND裸片的堆叠)。在3D架构半导体存储器技术中，堆叠竖直结 构，从而增加层次数、物理页且因此增加存储器装置(例如，存储装置)的密度。在实例 中，存储器装置110可以是主机装置105的离散存储器或存储装置组件。在其它实例中， 存储器装置110可以是集成电路(例如，芯片上系统(SOC)等)的部分，其与主机装置105 的一或多个其它组件堆叠或以其它方式包含在一起。
可使用一或多个通信接口在存储器装置110与主机装置105的一或多个其它组件之 间传送数据，例如串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、UFS接口、eMMCTM接口，或一或多个其它连接器或接口。主机 装置105可包含主机系统、电子装置、处理器、存储卡读卡器，或在存储器装置110外 部的一或多个其它电子装置。在一些实例中，主机装置105可以是具有参考图5的机器 500论述的组件的某一部分或全部的机器。
存储器处理装置115可从主机装置105接收指令，且可与存储器阵列120通信，以便将数据传送到存储器阵列120的存储器单元、平面、子块、块或页中的一或多个(例如， 写入或擦除)或从存储器阵列120的存储器单元、平面、子块、块或页中的一或多个传送 数据(例如，读取)。存储器处理装置115可尤其包含电路系统或固件，其包含一或多个 组件或集成电路。举例来说，存储器处理装置115可包含一或多个存储器控制单元、电 路或组件，其经配置以控制存储器阵列120上的存取且提供主机装置105与存储器装置 110之间的转译层。存储器处理装置115可包含一或多个输入/输出(I/O)电路、线路或接 口以将数据传送到存储器阵列120或从存储器阵列传送数据。存储器处理装置115可包 含存储器管理器125和例如阵列控制器的控制器135。
存储器管理器125尤其可包含电路系统或固件，例如与各种存储器管理功能相关联 的多个组件或集成电路。在一些实施例中，存储器管理器125的功能是通过控制器(或处理器)执行固件的指令来实施。举例来说，在一些实例中，存储器管理器125可至少部分 地由例如可在图6的处理装置615内发现的一或多个处理器实施，所述处理器可执行存 储于例如管理存储器616或数据存储装置612中的存储器中的指令。管理表130可类似 地存储于存储器处理装置115上，存储于这类存储器装置方位中的任一个中。在其它实 例中，指令和/或管理表130可存储于NAND裸片堆叠120的某些块中并且在操作期间 加载到存储器处理装置115的工作存储器中。
所属领域的技术人员将认识到，在一些实例中，存储器管理器125和阵列控制器135 的组件和功能可由本文中所描述的组件(或其子集)的任何组合实施，所述组件例如图6 的处理装置615和数据存储612；并且可包含额外硬件组件。
出于本描述的目的，将在NAND存储器的上下文中描述实例存储器操作和管理功能。本领域的技术人员将认识到，其它形式的非易失性存储器可具有类似的存储器操作 或管理功能。这类NAND管理功能包含损耗均衡(例如，垃圾收集或回收)、错误检测或 校正、块引退，或一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如， 从主机接收到的命令)解析或格式化为装置命令(例如，与存储器阵列的操作相关联的命 令等)，或产生用于阵列控制器135或存储器装置110的一或多个其它组件的装置命令(例 如，以实现各种存储器管理功能)。
存储器管理器125可包含被配置成维持与存储器装置110的一或多个组件相关联的 各种信息(例如，与耦合到存储器处理装置115的存储器阵列或一或多个存储器单元相关 联的各种信息)的管理表130的集合。举例来说，管理表130可以包含关于耦合到存储器处理装置115的一或多个存储器单元块的块年龄、块擦除计数、错误历史或一或多个错 误计数(例如，写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数 等)的信息。在某些实例中，如果针对错误计数中的一或多个检测到的错误的数目高于阈 值，则位错误可称为不可校正位错误。除其它之外，管理表130可以维持可校正或不可 校正位错误的计数。
阵列控制器135可尤其包含被配置成控制存储器操作的电路系统或组件，所述存储 器操作与将数据写入到耦合到存储器处理装置115的存储器装置110的一或多个存储器单元，从所述一或多个存储器单元读取数据或对所述一或多个存储器单元进行擦除相关联。存储器操作可基于例如从主机装置105接收或由存储器管理器125在内部产生的主 机命令(例如，与耗损均衡、错误检测或校正等相关联)。
阵列控制器135可包含错误校正码(ECC)组件140，其可尤其包含ECC引擎或其它电路系统，其配置成检测或校正与将数据写入到耦合到存储器处理装置115的存储器装 置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误。阵 列控制器135可包含实时触发任务组件111，其可包含用于响应于检测到执行转储的触 发信号的接收而将存储器装置110的错误日志转储到存储器装置110的存储器的指令。 存储器处理装置115可被配置成有效地检测与各种操作或数据存储相关联的错误现象 (例如，位错误、操作错误等等)并从所述错误现象中恢复，同时维持在主机105与存储 器装置110之间传送的数据的完整性，或维持所存储的数据的完整性(例如，使用冗余 RAID存储等等)，并可移除(例如，引退)发生失效的存储器资源(例如，存储器单元、存 储器阵列、页、块等等)以防止未来错误。
存储器阵列120可包含布置在例如数个装置、平面、子块、块或页中的若干存储器单元。作为一个实例，48GB TLC NAND存储器装置可包含每页18,592字节(B)的数据 (16,384+2208字节)、每块1536页、每平面548块和每装置4个或更多个平面。作为另 一实例，32GB MLC存储器装置(每单元存储两个数据位(即，4个可编程状态))可包含 每页18,592字节(B)的数据(16,384+2208字节)、每块1024页、每平面548个块以及每 装置4个平面，但与对应TLC存储器装置相比所需的写入时间为一半且编程/擦除(P/E) 循环为两倍。其它实例可以包含其它数量或布置。在一些实例中，存储器装置或其部分 可在SLC模式中或在所需MLC模式(例如TLC、QLC等)中选择性地操作。
在操作中，数据通常以页写入到NAND存储器装置110或从NAND存储器装置110 读取，且以块擦除。然而，可视需要对存储器单元的更大或更小群组执行一或多个存储 器操作(例如，读取、写入、擦除等)。NAND存储器装置110的数据传送大小通常被称 作页，而主机的数据传送大小通常被称作扇区。
虽然数据页可包含数个字节的用户数据(例如，包含数个数据扇区的数据有效负载) 和其对应的元数据，但页的大小经常仅指代用以存储用户数据的字节的数目。作为一实 例，具有4KB的页大小的数据页可包含4KB的用户数据(例如，假定512B的扇区大 小的8个扇区)以及对应于用户数据的若干字节(例如32B、54B、224B等)的元数据， 例如完整性数据(例如错误检测或校正代码数据)、地址数据(例如逻辑地址数据等)或与用 户数据相关联的其它元数据。
不同类型的存储器单元或存储器阵列120可提供不同页大小，或可需要与其相关联 的不同量的元数据。举例来说，不同存储器装置类型可具有不同位错误率，这可导致必需要不同量的元数据来确保数据页的完整性(例如，具有较高位错误率的存储器装置可要求比具有较低位错误率的存储器装置更多字节的错误校正码数据)。作为实例，MLC NAND快闪装置可比对应的SLC NAND快闪装置具有更高的位错误率。因此，MLC装 置可需要比对应SLC装置更多的用于错误数据的元数据字节。
图2说明可实施为图1的存储器阵列120的3D NAND架构半导体存储器阵列200 的实例示意图。3D NAND架构半导体存储器阵列200可包含数个存储器单元串(例如， 第一到第三A0存储器串205A0到207A0、第一到第三An存储器串205An到207An、第 一到第三B0存储器串205B0到207B0、第一到第三Bn存储器串205Bn到207Bn等)，所 述存储器单元串组织成块(例如，块A 201A、块B 201B等)和子块(例如，子块A0 201A0、 子块An 201An、子块B0 201B0、子块Bn 201Bn等)。存储器阵列200表示在存储器装置 的块、装置或其它单元中通常将找到的较大数目的相似结构的一部分。
每一存储器单元串包含若干层次的电荷存储晶体管(例如，浮动栅极晶体管、电荷- 陷获结构等)，所述电荷存储晶体管在Z方向上以源极到漏极方式堆叠于源极线(SRC)235 或源极侧选择栅极(SGS)(例如，第一到第三A0 SGS 231A0-233A0、第一到第三An SGS231An-233An、第一到第三B0 SGS 231B0-233B0、第一到第三Bn SGS 231Bn-233Bn等)与 漏极侧选择栅极(SGD)(例如，第一到第三A0 SGD 226A0-228A0、第一到第三An SGD 226An-228An、第一到第三B0 SGD 226B0-228B0、第一到第三Bn SGD 226Bn-228Bn等)之 间。3D存储器阵列中的每一存储器单元串可沿着X方向布置为数据线(例如，位线(BL) BL0-BL2 220-222)且沿着Y方向布置为物理页。
在物理页内，每一层次表示一行存储器单元，且每一存储器单元串表示一列。子块可包含一或多个物理页。块可包含数个子块(或物理页)(例如，128、256、384等)。虽然 本文中说明为具有两个块，每个块具有两个子块，每个子块具有单个物理页，每个物理 页具有三个存储器单元串，且每个串具有8个层次的存储器单元，但是在其它实例中， 存储器阵列200可以包含更多或更少的块、子块、物理页、存储器单元串、存储器单元 或层次。举例来说，每一存储器单元串按需要可包含更多或更少层次(例如，16、32、64、 128等)，以及电荷存储晶体管上方或下方一或多个额外层次的半导体材料(例如，选择 栅极、数据线等)。作为实例，48GB TLC NAND存储器装置可包含每页18,592字节(B) 的数据(16,384+2208字节)、每块1536页、每平面548个块，及每装置4个或更多个平 面。
存储器阵列200中的每一存储器单元包含耦合到(例如，电连接到或以其它方式可操 作地连接到)存取线(例如，字线(WL)WL00-WL70 210A-217A、WL01-WL71 210B-217B 等)的控制栅极(CG)，所述存取线按需要跨越特定层次或层次的一部分共同地耦合控制 栅极(CG)。可以使用相应存取线来存取或控制3D存储器阵列200中的特定层次且因此 串中的特定存储器单元。可以使用各种选择线来存取选择栅极的群组。举例来说，可使 用A0 SGD线SGDA0 225A0来存取第一到第三A0 SGD 226A0-228A0，可使用An SGD线 SGDAn 225An来存取第一到第三An SGD 226An-228An，可使用B0 SGD线SGDB0 225B0来存取第一到第三B0 SGD226B0-228B0，且可使用Bn SGD线SGDBn 225Bn来存取第一 到第三Bn SGD 226Bn-228Bn。可使用栅极选择线SGS0 230A来存取第一到第三A0 SGS 231A0-233A0以及第一到第三An SGS231An-233An，且可使用栅极选择线SGS1 230B来 存取第一到第三B0 SGS 231B0-233B0以及第一到第三Bn SGS 231Bn-233Bn。
在实例中，存储器阵列200可包含数个层级的半导体材料(例如，多晶硅等)，其被配置成耦合所述阵列200的相应层次的每一存储器单元的CG或选择栅极(或CG或选择 栅极的一部分)。可以使用位线(BL)和选择栅极等的组合来存取、选择或控制阵列中的特 定存储器单元串，且可使用一或多个存取线(例如，字线)来存取、选择或控制特定串中 的一或多个层次的特定存储器单元。
图3说明可实施为图1的存储器阵列120的NAND架构半导体存储器阵列300的一 部分的实例示意图。NAND架构半导体存储器阵列300的部分可包含布置于二维(2D)阵 列的串(例如，第一到第三串305-307)和层次(例如，说明为相应字线(WL)WL0-WL7 310-317、漏极侧选择栅极(SGD)线325、源极侧选择栅极(SGS)线330等)中的多个存储 器单元302，以及感测放大器或装置360。举例来说，存储器阵列300可说明例如图2 中所说明的3D NAND架构半导体存储器装置的存储器单元的一个物理页的部分的实例 示意图。
每一存储器单元串使用相应源极侧选择栅极(SGS)(例如，第一SGS 331到第三SGS333)耦合到源极线(SRC)335，且使用相应漏极侧选择栅极(SGD)(例如，第一SGD 326到 第三SGD 328)耦合到相应数据线(例如，第一到第三位线(BL)BL0-BL2 320-322)。尽管 在图3的实例中说明为具有8个层次(例如，使用字线(WL)WL0 310到WL7 317)和三个 数据线(BL0326到BL2 328)，但其它实例按需要可包含具有更多或更少层次或数据线的 存储器单元串。
在如实例存储器阵列300的NAND架构半导体存储器阵列中，可通过感测与含有所选择的存储器单元的特定数据线相关联的电流或电压变化来存取所选择的存储器单元302的状态。可使用一或多个驱动器(例如，通过控制电路、一或多个处理器、数字逻辑 等)存取存储器阵列300。在实例中，取决于将对特定存储器单元或存储器单元组执行的 所需操作的类型，一或多个驱动器可通过将特定电势驱动到一或多个数据线(例如，位线 BL0-BL2)、存取线(例如，字线WL0-WL7)或选择栅极来激活特定存储器单元或存储器 单元组。
为将数据编程或写入到存储器单元，编程电压(Vpgm)(例如一或多个编程脉冲等)可施加到所选字线(例如，WL4)，且因此，施加到耦合到所选字线的每一存储器单元的 控制栅极(例如，耦合到WL4的存储器单元的第一到第三CG 341-343)。举例来说，编 程脉冲可在15V处或附近开始，并且在某些实例中，可在每个编程脉冲施加期间在量 值上增加。在将编程电压施加于选定字线的同时，可将例如接地电势(例如，Vss)的电势 施加到以编程为目标的存储器单元的数据线(例如，位线)和衬底(且因此源极与漏极之间 的通道)，从而导致从通道到目标存储器单元的浮动栅极的电荷转移(例如，直接注入或 佛勒-诺德海姆(Fowler-Nordheim，FN)隧穿等)。
相比之下，可将传递电压(Vpass)施加到具有不以编程为目标的存储器单元的一或多 个字线，或可将禁止电压(例如，Vcc)施加到具有不以编程为目标的存储器单元的数据线 (例如，位线)，使得例如禁止电荷从通道转移到此类非目标存储器单元的浮动栅极。传 递电压可以取决于例如施加的传递电压与以编程为目标的字线的接近度而可变。禁止电 压可包含电源电压(Vcc)，例如相对于接地电势(例如，Vss)的来自外部源或电源(例如，电池、AC-DC转换器等)的电压。
作为一实例，如果将编程电压(例如，15V或更高)施加于特定字线，例如WL4，那 么可将10V的传递电压施加到一或多个其它字线，例如WL3、WL5等，以禁止非目标 存储器单元的编程，或保持并不以编程为目标的这类存储器单元上存储的值。随着所施 加编程电压与非目标存储器单元之间的距离增大，制止对非目标存储器单元进行编程所 需的传递电压可减小。举例来说，在将15V的编程电压施加到WL4的情况下，可将10V 的传递电压施加到WL3和WL5，可将8V的传递电压施加到WL2和WL6，可将7V的 传递电压施加到WL1和WL7等。在其它实例中，传递电压或字线的数目等等可更高或 更低、或更大或更小。
耦合到数据线(例如，第一、第二、第三或第四位线(BL0-BL2)320-322)中的一或多个的感测放大器360可通过感测特定数据线上的电压或电流，检测相应数据线中的每一 存储器单元的状态。
在一或多个编程脉冲(例如Vpgm)的施加之间，可执行验证操作以确定所选存储器单元是否已达到其预期编程状态。如果所选存储器单元已达到其预期经编程状态，则可 以禁止其进一步编程。如果所选存储器单元尚未达到其既定编程状态，则可施加额外编 程脉冲。如果所选存储器单元在特定数目的编程脉冲(例如，最大数目)之后尚未达到其 既定经编程状态，那么可以将所选存储器单元或与这类所选存储器单元相关联的串、块 或页标记为有缺陷的。
为了擦除存储器单元或存储器单元群组(例如，擦除通常成块地执行)，可(例如，使 用一或多个位线、选择栅极等)将擦除电压(Vers)(例如，通常Vpgm)施加到以擦除为目标 的存储器单元的衬底(且因此源极与漏极之间的通道)，同时目标存储器单元的字线保持 在例如接地电势(例如，Vss)的电势下，从而导致从目标存储器单元的浮动栅极到通道的 电荷转移(例如，直接注入或FN隧穿等)。
图4说明可实施于图1的存储器装置110中的存储器装置400的实例框图，其包含具有多个存储器单元404的存储器阵列402，以及提供与存储器阵列402的通信或对存 储器阵列402执行一或多个存储器操作的一或多个电路或组件。存储器装置400可包含 行解码器412、列解码器414、感测放大器420、页缓冲器422、选择器424、I/O电路 426和存储器控制单元430。
存储器阵列402的存储器单元404可布置于例如第一块402A和第二块402B的块中。每个块可包含子块。举例来说，第一块402A可包含第一子块402A0和第二子块402An， 且第二块402B可包含第一子块402B0和第二子块402Bn。每个子块可以包含数个物理页， 其中每个页包含数个存储器单元404。虽然在本文中说明为具有两个块，其中每一块具 有两个子块，并且每一子块具有数个存储器单元404，但是在其它实例中，存储器阵列 402可以包含更多或更少的块、子块、存储器单元等。在其它实例中，存储器单元404 可以布置成若干行、列、页、子块、块等，并使用例如存取线406、第一数据线410或 一或多个选择栅极、源极线等进行存取。
存储器控制单元430可根据在控制线432上接收的一或多个信号或指令控制存储器 装置400的存储器操作，所述一或多个信号或指令包含例如指示所需操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号，或在地址线416上接收的地址信号 (A0-AX)。在存储器装置400外部的一或多个装置可控制控制线432上的控制信号的值 或地址线416上的地址信号的值。在存储器装置400外部的装置的实例可包含但不限于 主机、存储器控制器、处理器或图4中未说明的一或多个电路或组件。
存储器装置400可使用存取线406和第一数据线410向(例如，写入或擦除)或从(例如，读取)存储单元404中的一或多个传送数据。行解码器412和列解码器414可接收和 解码来自地址线416的地址信号(A0-AX)，确定将存取哪些存储器单元404，且将信号 提供到例如上文描述的存取线406(例如，多个字线(WL0-WLm)中的一或多个)或第一数 据线410(例如，多个位线(BL0-BLn)中的一或多个)中的一或多个。
存储器装置400可包含例如感测放大器420的感测电路系统，其被配置成使用第一数据线410来确定(例如，读取)存储器单元404上的数据的值，或确定待写入到存储器 单元404的数据的值。举例来说，在存储器单元404的选定串中，响应于读取电流在存 储器阵列402中穿过选定串流动到数据线410，感测放大器420中的一或多个可以读取 选定存储器单元404中的逻辑电平。
在存储器装置400外部的一或多个装置可使用I/O线(DQ0-DQN)408、地址线 416(A0-AX)或控制线432与存储器装置400通信。I/O电路426可根据例如控制线432 和地址线416，使用I/O线408将数据的值传送进出存储器装置400，例如进出页缓冲器 422或存储器阵列402。页缓冲器422可存储从在存储器装置400外部的一或多个装置 接收的数据，然后将所述数据编程到存储器阵列402的相关部分中，或者可存储从存储 器阵列402读取的数据，然后将所述数据发射到在存储器装置400外部的一或多个装置。
列解码器414可接收地址信号(A0-AX)并且将其解码为一或多个列地址信号(CSEL1-CSELn)。选择器424(例如，选择电路)可接收列选择信号(CSEL1到CSELn)， 且选择页缓冲器422中表示待从存储器单元404读取或待编程到存储器单元404中的数 据值的数据。可使用第二数据线418在页缓冲器422与I/O电路426之间传送所选数据。
存储器控制单元430可以从外部源或电源(例如，内部或外部电池、AC-DC转换器等)接收正和负电源信号，例如电源电压(Vcc)434和负电源(Vss)436(例如，接地电势)。 在某些实例中，存储器控制单元430可包含调节器428以内部地提供正或负电源信号。
图5说明其上可执行本文中论述的技术(例如，方法)中的任何一或多种的实例机器 500的框图。在替代实施例中，机器500可操作为独立装置或可连接(例如，联网)到其 它机器。在联网部署中，机器500可在服务器-客户端网络环境中以服务器机器、客户端 机器或两者的能力操作。在实例中，机器500可以充当对等(P2P)(或其它分布式)网络环 境中的对等机器。机器500可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助 理(PDA)、移动电话、网络器具、IoT装置、汽车系统，或能够执行(依序或以其它方式) 指定将由所述机器采取的动作的指令的任何机器。另外，虽然仅说明单个机器，但术语 “机器”也将视为包含个别地或共同地执行一(或多个)指令集以进行本文中所论述的方法 中的任何一或多种(例如云计算、软件即服务(SaaS)、其它计算机集群配置)的任何机器总 集。实例机器500可被布置成在图1的环境100中操作。实例机器500可包含具有如关 于图2的存储器阵列200、图3的存储器阵列300和图4的存储器装置400论述的结构 的一或多个存储器装置。
如本文所描述，实例可包含逻辑、组件、装置、封装或机构，或者可通过逻辑、组件、装置、封装或机构操作。电路是在包含硬件(例如，简单电路、门、逻辑等)的有形 实体中实施的电路的总集(例如，集合)。电路系统成员可随时间推移和基础硬件变化而 为灵活的。电路系统包含在操作时可单独或组合地进行具体任务的部件。在实例中，电 路系统的硬件可被永恒地设计成执行特定操作(例如，硬接线)。在实例中，电路的硬件 可以包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，包含物理上经 修改(例如，以磁性方式、以电学方式、恒定集结粒子的可移动放置等)以编码特定操作 的指令的计算机可读媒体。在连接物理组件时，硬件构成的基础电特性例如从绝缘体改 变成导体或反之亦然。指令使得参与的硬件(例如，执行单元或加载机构)能够经由可变 连接产生硬件中的电路系统的部件以当在操作中时进行特定任务的部分。因此，当装置 正在操作时，计算机可读媒体以通信方式耦合到电路系统的其它组件。在一实例中，物 理组件中的任一个可用于超过一个电路系统的超过一个部件中。举例来说，在操作下， 执行单元可在一个时间点下用于第一电路系统的第一电路，并且由第一电路系统中的第 二电路再使用，或在不同时间下由第二电路系统中的第三电路再使用。
机器(例如，计算机系统)500(例如，主机装置105、存储器装置110等)可包含硬件处理器502(例如，CPU、GPU、硬件处理器核心或其任何组合，例如存储器控制器115 等)、主存储器504和静态存储器506，其中的一些或全部可经由互联件(例如，总线)508 彼此通信。机器500可另外包含显示装置510、字母数字输入装置512(例如，键盘)和用 户接口(UI)导航装置514(例如，鼠标)。在实例中，显示装置510、输入装置512和UI 导航装置514可为触摸屏显示器。机器500可另外包含存储装置(例如，驱动单元)521、 信号产生装置518(例如，扬声器)、网络接口装置520，以及一或多个传感器516，例如 全球定位系统(GPS)传感器、指南针、加速度计或其它传感器。机器500可以包含输出 控制器528，例如串行(例如，USB、并联或其它有线或无线(例如，红外(IR)、近场通信 (NFC)等)连接，以与一或多个外围装置(例如，打印机、读卡器等)通信或控制所述一或 多个外围装置。
机器500可包含机器可读媒体522，在所述机器可读媒体上存储体现本文中所描述的技术或功能中的任何一或多个或者供本文中所描述的技术或功能中的任何一或多个 利用的一或多组数据结构或指令524(例如，软件)。指令524还可以在其由机器500执 行期间完全或至少部分地驻留于主存储器504内、静态存储器506内或硬件处理器502 内。在实例中，硬件处理器502、主存储器504、静态存储器506或存储装置521中的 一个或任何组合可构成机器可读媒体522。指令524可包含用于关于错误日志的数据管 理的指令。这类数据管理可包含响应于接收到对转储错误日志的触发而将错误日志转储 到存储器。
虽然机器可读媒体522说明为单个媒体，但术语“机器可读媒体”可包含被配置成存储一或多个指令524的单个媒体或多个媒体(例如，集中式或分布式数据库，或相关联 的高速缓冲存储器和服务器)。
术语“机器可读媒体”可以包含能够存储、编码或载送用于由机器500执行且使机器500执行本公开的技术中的任何一个或多个的指令，或能够存储、编码或载送由此类 指令使用或与此类指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例可以 包含固态存储器以及光学和磁性媒体。在实例中，集中式机器可读媒体包括具有质量不 变(例如静止)的多个粒子的机器可读媒体。因此，集中式机器可读媒体并非暂时性传播 信号。集中式机器可读媒体的具体实例可包含：非易失性存储器，例如半导体存储器装 置(例如，EPROM、EEPROM)和快闪存储器装置；磁盘，例如内部硬盘和可拆卸式磁盘； 磁光盘；以及压缩光盘-ROM(CD-ROM)和数字多功能光盘只读存储器(DVD-ROM)盘。
指令524(例如，软件、程序、操作系统(OS)等)或其它数据存储在存储装置521上，可由存储器504存取以供处理器502使用。存储器504(例如，DRAM)通常是快速但易失 性的，且因此是不同于适用于长期存储(包含在处于“关断”状态时的存储)的存储装置 521(例如，SSD)的类型的存储装置。供用户或机器500使用的指令524或数据通常加载 于主存储器504中以供处理器502使用。当存储器504已满时，可分配来自存储装置521 的虚拟空间以增补存储器504；然而，因为存储装置521通常比存储器504慢且写入速 度通常是读取速度的至多二分之一，所以虚拟存储器的使用由于存储装置等待时间(相比 于存储器504，例如DRAM)可能极大地降低用户体验。此外，用于虚拟存储器的存储装 置521的使用可极大地减少存储装置521的可用使用寿命。
相比于虚拟存储器，虚拟存储器压缩(例如，
Figure BDA0002864361370000171
内核特征“ZRAM”)使用存储器的部分作为压缩块存储以避免寻呼到存储装置521。在压缩块中进行寻呼，直到有必 要将此类数据写入到存储装置521为止。虚拟存储器压缩增大了存储器504的可用大小， 同时减少了对存储装置521的损耗。
针对移动电子装置优化的存储装置或移动存储装置传统上包含MMC固态存储装置(例如，微安全数字(microSDTM)卡等)。MMC装置包含与主机装置的数个并行接口(例如， 8位并行接口)，且通常是从主机装置可拆卸和分离的组件。相比之下，eMMCTM装置附 接到电路板且被视为主机装置的组件，其读取速度比得上基于SATA的SSD装置。然而， 对移动装置性能的需求继续增大，以便完全启用虚拟或扩增现实装置，利用提高的网络 速度等。响应于此需求，存储装置已从并行通信接口转换到串行通信接口。包含控制器 和固件的UFS装置使用具有专用读取/写入路径的低电压差分信令(LVDS)串行接口与主 机装置通信，从而进一步推进了更高的读取/写入速度。
指令524可以进一步利用多个传送协议中的任一个(例如，帧中继、因特网协议(IP)、 传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)经由网络接口 装置520使用发射媒体在通信网络526上发射或接收。实例通信网络可包含局域网(LAN)、广域网(WAN)、分组数据网络(例如因特网)、移动电话网络(例如蜂窝网络)、简 易老式电话(POTS)网络和无线数据网络(例如称为
Figure BDA0002864361370000181
的电气电子工程师学会(IEEE)802.11系列标准、称为
Figure BDA0002864361370000182
的IEEE 802.16系列标准)、IEEE 802.15.4系列标准、对 等式(P2P)网络等等。在实例中，网络接口装置520可包含一或多个物理插口(例如，以 太网、同轴或电话插口)或一或多个天线以连接到通信网络526。在实例中，网络接口装 置520可以包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入 单输出(MISO)技术中的至少一种进行无线通信。术语“发射媒体”应被视为包含能够装 载用于由机器500执行的指令的任何有形媒体，并且包含传播数字或模拟通信信号或其 它有形媒体以便于这类软件的通信的工具。
图6是包含主机605与存储器装置610一起操作的实例系统600的实施例的框图，其中主机605可检测到与存储器装置610相关联的一或多个错误状况，并且响应于检测 到一或多个错误状况，将触发信号发射到存储器装置610的引脚以触发存储器装置610 中的错误日志613的转储。正在主动更新的错误日志613可不维持于非易失性存储器中， 而是在安排的基础上或在满足这类传送的一或多个准则的基础上传送到非易失性存储 器组件。实例系统600可关于图1的环境100予以实施。实例系统600可关于具有一或 多个个别存储器装置组件的存储器装置610予以实施，所述存储器装置组件具有关于图 2的存储器阵列200、图3的存储器阵列300和图4的存储器装置400所论述的结构。
在此实例实施例中，主机605通过数个通到存储器装置610的通信线路 620-1…620-I…620-K…620-M…620-N耦合到存储器装置610。所述通信线路可呈从主机 605到存储器装置610的定向线路、从存储器装置610到主机605的定向线路或主机605 和存储器装置610之间的双向线路形式。通信线路的数目和通信线路的形式可取决于存 储器装置610的结构。存储器装置610可根据用于其应用的标准规范经结构化。
主机605可使用通信线路620-1…620-I…620-K…620-M…620-N与存储器装置610交互以将用户数据存储到存储器装置610不起从存储器装置610检索用户数据。可使用 通信线路620-1…620-I…620-K…620-M…620-N在主机605和存储器装置610之间进行 维护数据、命令对命令的响应、信令数据和其它类似信号的互换。耦合主机605和存储 器装置610的通信线路620-1…620-I…620-K…620-M…620-N可以数种不同方式实施。 举例来说，通信线路620-1…620-I…620-K…620-M…620-N可根据与存储器装置610对 应的存储器装置类型相关的标准接口协议进行实施。根据存储器装置610预期将在引脚 609-1…609-I…609-K…609-M…609-N处接收到的功能信号，可将通信线路 620-1…620-I…620-K…620-M…620-N分配给存储器装置610的引脚 609-1…609-I…609-K…609-M…609-N。存储器装置610可具有用于不同于主机605的 外部装置的输入和输出信号的其它引脚。
存储器装置610可包含管理存储器装置610的操作的处理装置615。处理装置615可包含或结构化为例如但不限于CPU的一或多个处理器。处理装置615可结构化为一 或多个存储器控制器。处理装置615可存储用于在作为数据存储装置的存储器装置610 上操作以将用户数据存储到存储器装置610的数据存储装置612并且从数据存储装置 612检索用户数据的指令。所述指令可存储于处理装置615的管理存储器616中或存储 于存储器装置610的在处理装置615外部的组件中。处理装置615的管理存储器616可 包括可由处理装置615执行以至少管理数据存储装置612的代码。管理存储器616可结 构化为含有指令的固件。替代地，固件619可驻存于与处理装置615隔开的具有可由处 理装置615执行的指令的非易失性存储器中。固件619可包含具有可由处理装置615执 行以在数据存储装置612上操作的指令的代码。数据存储装置612可包含一或多个个别 存储器组件。一或多个个别存储器组件可实施为(但不限于)个别NAND存储器装置。数 据存储612的一或多个个别存储器组件可以包含但不限于多个存储器裸片的数个格式实 现。存储器装置610可结构化为(但不限于)SSD、UFS装置或eMMC装置。举例来说， 存储器装置610可结构化为移动存储装置。存储器装置610可结构化为受管理NAND系 统。
在实例系统600中，处理装置615被配置成(例如，硬件和/或软件实施方案)执行关于以下的操作：根据本文中所描述的方法，包含与图7-12相关联的方法，响应于确定在 存储器装置610的引脚609-K上接收到的转储错误日志的触发信号的发生，将与一或多 个错误状况相关联的错误日志613转储到存储器装置610的存储器614。存储器614可 为数据存储装置612的部分。引脚609-K是存储器装置610的引脚 609-1…609-I…609-K…609-M…609-N中的一个，经由通信线路620-K耦合到主机605， 所述通信线路620-K是通信线路620-1…620-I…620-K…620-M…620-N中的一个。
可通过用于实时触发任务611的组件来处置错误日志613的转储。实时触发可通过由中断服务例程(ISR)处置的硬件中断用信号发送到实时触发任务611。实时触发的ISR 可调用或重新开始负责转储存储器装置610的系统状态的实时触发任务611。实时触发 任务611可独立于管理存储器装置610的固件的任务状态。虽然错误日志613示出为实 时触发任务611所述，但错误日志613可在确定与这类组件的操作相关联的错误后即刻 写入通过存储器装置610的其它组件。用于处置触发信号的确定和错误日志613的转储 的指令可存储于与管理存储器616隔开并且与处置数据存储装置612的存取的固件619 隔开的专用指令618中。这些转储相关指令可由处理装置615，例如由组成处理装置615 的多个处理器中的处理器执行。实时触发任务611可在来自存储器装置610的定时电路 系统617的结果上操作，其中在引脚609-K处接收到的信号提供给定时电路系统617。 在其它实施例中，触发信号的发生可基于另一参数，例如但不限于伴随被振幅比较电路 系统替换或增强的定时电路系统617的信号振幅。
在此实例实施例中，引脚609-K是经分配以接收用于执行存储器装置610的功能的信号的引脚，其中用于所述功能的信号不同于触发信号。定时电路系统617可用以确定 在引脚609-K处接收到的信号的定时参数。举例来说，定时电路系统617可实施为将引 脚609-K处所接收的信号的定时参数与分配给引脚609-K的功能信号的定时参数进行比 较。定时电路系统617可实施为将引脚609-K处所接收的信号的定时参数与针对触发信 号定义的定时参数进行比较。定时电路系统617可实施为引脚609-K处接收到的信号与 作为参考的功能信号格式或触发信号格式的差别比较。在各种实施例中，触发信号可结 构化为在对应于指定时间长度的时间经历多个双态触发，在所述指定时间长度中，信号 针对分配给引脚609-K的功能信号指定被拉低或指定被拉高。举例来说，引脚609-K可 为存储器装置610的用以接收重置信号以识别存储器装置610的重置事件的重置引脚。 举例来说，由于触发信号不同于重置信号，因此触发信号可结构化为在大约两百纳秒的 双态触发周期内经历多个双态触发，所述双态触发周期可小于被拉低或被拉高的重置信 号的脉宽。可使用其它双态触发周期。
响应于确定引脚609-K处接收到的信号是触发信号，处理装置615可执行专用指令618中的用以将与一或多个错误状况相关联的错误日志613转储到存储器614的指令。 专用指令618中的操作可包含存储器装置610完成正在进行的任务并且保存高速缓存的 主机数据的操作。专用指令618安置于存储器装置610的专用部分中，其中所述专用部 分与控制用于数据存储的存储器装置610的数据管理的固件隔开。存储器装置的专用部 分可为SRAM、ROM的部分，或数据存储装置612的非易失性部分。正在转储到存储 器614的错误日志可包含硬件信息和固件信息。存储器装置610可将错误日志613的内 容发射到主机605以供失效分析。
存储器装置610在接收到触发信号(即错误事件信号的通知)之后的行为可包含数个 动作。错误事件信号可为硬件错误事件双态触发信号。存储器装置610可制止依赖于管理存储器装置610的主要固件(固件619或管理存储器616，这取决于实施方案)对硬件 错误事件双态触发作出响应，原因是所述主要固件可在当时卡死。在UFS应用中，可经 由经产生以与UFS RST_n重置信号区分开的定时参数来实施硬件错误事件双态触发。 存储器装置610的硬件可经实施以使得硬件在中断处置流中立即对错误事件双态触发作 出响应，所述中断处置流唤醒(或跳到)例如专用指令618的特殊代码，其专用于处理错 误转储并且绕过主要固件。专用错误转储固件(例如专用指令618)可实施为小尺寸，这 允许其在启动(bootup)之后永久地驻存于SRAM或ROM中。专用错误转储固件可将预 定义专用集成电路(ASIC)注册(REG)地址和容纳错误日志的所选择SRAM区转储到存储 器装置610的一个SLC块中。错误转储固件的运行实际上可对主要固件不可见。在完成 与转储错误日志相关的工作之后，存储器装置610可选择将处理装置615的控制返回到 主要固件或直接起始重置存储器装置610。
主机605可响应于检测到与存储器装置610相关联的一或多个错误状况而产生在引 脚609-K处接收到的触发。在此实例实施例中，主机605包含执行存储于主机存储器606中的指令的主机处理器604。主机处理器604可实施为一或多个处理器。与存储器装置 610相关联的错误状况可包含数据超时、数据失配、致命错误、初始化超时和卡死系统 固件识别。举例来说，当来自主机605的命令发送到存储器装置610时，预期在指定量 的时间内有来自存储器装置610的响应。如果在指定量的时间内未接收到所述响应，那 么可发生数据超时。一旦检测到错误状况，主机处理器604便可执行存储于主机存储器 606中的指令以产生触发信号。
可产生具有指定定时参数的触发信号。这些定时参数可相对于触发信号发送到的存 储器装置610的引脚609-K进行设置。定时参数可被构造成将触发信号与经分配给在存储器装置610的引脚609-K处接收到的功能信号区分开。主机605可产生触发信号以在 对应于其中所分配功能信号在引脚609-K处指定被拉低或指定被拉高的指定时间长度的 时间内经历多个双态触发。举例来说，引脚609-K可为存储器装置610的接收重置信号 以识别存储器装置610的重置事件的重置引脚。举例来说，由于触发信号不同于重置信 号，因此触发信号可结构化为在大约两百纳秒的双态触发周期内经历多个双态触发，所 述双态触发周期可小于被拉低或被拉高重置信号的脉宽。可使用其它双态触发周期。由 于触发信号是指定信号，因此可保存信号的格式，在此情况下，可通过从其保存方位存 取触发信号来实现触发信号的产生。举例来说，主机605可包含用以产生具有指定定时 参数的触发信号的电路系统，其在被来自主机处理器604的启用或接通信号致动时输出 触发信号。
主机605将触发信号发送到存储器装置610以触发存储器614中的错误日志613的转储。作为对主机605确定发生与存储器装置610相关联的一或多个错误状况的响应， 发送此触发信号。将触发信号发射到存储器装置610的决策可基于错误状况数目或错误 状况类型与可允许错误状况的一或多个阈值的比较。触发错误日志613的转储提供保存 错误日志613的机制。错误日志613可从存储器装置610发射到主机605以供错误分析。 主机605可执行错误分析。主机605可将错误日志613的一部分和从错误日志613产生 的信息发送到在主机605外部并且在存储器装置610外部的另一系统以供失效分析。到 此另一系统的传送可经由网络或网络的组合。
图7说明在主机705和存储器装置710之间用于这些设备的操作的数个信号的布置700。主机705和存储器装置710可以分别类似于图6的主机605及存储器装置610的 方式实施。所示的信号是重置信号(RST)、参考时钟(REF_CLK)、数据入信号(DIN_t/c) 和数据出信号(DOUT_t/c)，不过在主机705和存储器装置710之间在包括这类设备的系 统的操作中传送其它信号。RST信号可为低态有效信号，指定为RST_n，以负激活。DIN 和DOUT信号可为真/补充信号，这意味着其为差分信号。归因于用户面板布局限制， 可能难以定义专用于实时错误通知的新硬件引脚。实时错误通知与分配给现有引脚的功 能可共享存储器装置710的现有引脚。在图7的实施例中，RST信号可与用于实时错误 通知的触发信号共享存储器装置710的现有引脚。
图8说明所述图7的布置的重置信号的定时840。在此实例中，图7的存储器装置710可为UFS装置，其采用的重置信号是具有图8中示出的定时定义的UFS重置信号 RST_N。UFS装置提供为非限制性装置，原因是可以本文所教示的方式使用其它类型的 存储器装置。来自关于RST_n的JEDEC标准的标示tRSTW是用于重置脉冲宽度的时间， 且标示tRSTH是用于重置脉冲为高的时间。在UFS规范中，通过保持重置信号被下拉 达大于1μS并且接着在大于1μS的长度内保持重置信号被拉高，将RST_n定义为有效。 忽略小于1μS的任何双态触发活动。针对存储器装置710的重置引脚，可通过存储器装 置710的RST_n引脚上的较高频繁翻转信号产生用于实时错误通知的触发信号以及时指 示错误发生。
图9示出用于图8的重置信号的重置定时参数的表943。tRSTW具有指定的最小值 1μS，不具有指定的最大值。tRSTH具有指定的最小值1μS，不具有指定的最大值。重 置定时参数还包含用于RST_n的滤波器参数，其中tRSTF具有其中信号被忽略或被滤 除的持续时间。在表943中，tRSTF具有最小值100ns，这意味着将忽略或滤除小于100 纳秒的高或低脉冲。不存在指定的最大值。
图10说明实例硬件重置信号双态触发的实施例。在此实施例中，硬件重置信号双态触发针对与图8和9相关联的UFS装置进行定制。当检测到UFS错误(例如链路丢失、 命令超时、休眠退出错误等)时，图7的布置为UFS的主机705可数次拉高并且下拉图 7的布置为UFS装置的装置的UFS RST_n引脚以实时向UFS装置710通知错误发生。 由于此通知，存储器装置710可尝试总结其工作，保存高速缓存的主机数据，并且将除 错信息转储到存储器装置710的存储器中，所述存储器可为但不限于NAND快闪。定时 1040是UFS RST_n AC定时图，如图8中所示。定时1050是错误事件触发，其伴随与 定时1040相关的双态触发。在tRSTW内，定时1050具有来自信号的下拉的两个双态 触发。在tRSTH内，定时1050具有来自与跟在RST_n信号的下拉之后的上拉相关联的 高位置的两个双态触发。在各种实施例中，拉高/下拉RST_n可执行大于5次，其中每 一双态触发可具有大约200ns的周期。此新错误双态触发方法可在不影响UFS RST_n 行为的传统规范定义的情况下实施。此方法可应用于除UFS装置以外的装置和类似于图 6中示出的架构的架构或不同于图6的架构的架构。
图7的存储器装置710的错误日志转储可与主机705的数据消息(DMSG)日志同步。将存储器装置710视为UFS装置710并且将主机705视为UFS主机705。大部分时间， 失效单元可记录数个错误日志项，这使得除错过程难以确认哪个与关联于触发信号的特 定发出的主机失效相关联。常规地，存储器装置710的装置错误转储无法容易地与主机 DMSG日志同步，不过主机DMSG日志包含实时戳。可通过UFS主机705向UFS装置 710发送实时时钟(RTC)更新来解决此问题。每当启动之后，UFS主机705可经由UFS 装置描述符向UFS装置710发送RTC更新。UFS装置710可更新内部RTC定时器并且 跟踪错误日志活动。每当UFS装置710转储其错误日志，可转储具有内部RTC戳的每 一错误日志项。包含RTC戳的错误日志内容可发送到主机705以供失效分析，其中每一 错误日志项的RTC戳可用以与主机705的DSMG日志同步化。此同步化方法可应用于 除UFS装置以外的装置和类似于图6中示出的架构的架构或不同于图6的架构的架构。
如本文所教示的双态触发技术与常规方法相比可提供对与错误通知相关的活动的 数次增强。此双态触发技术可启用任何卡死/错误状况中的失效分析。这允许转储所有装 置系统信息，包含硬件信息和固件信息两者。这提供其中无需重新测试的非侵入式失效分析方法。这类触发错误日志转储的双态触发技术不要求装置为了失效分析而脱焊 (de-soldering)。另外，这类触发错误日志转储的双态触发技术独立于装置协议规范，例 如eMMC或UFS，这是因为触发信号可关于(如上文关于UFS装置所展示的)装置协议 规范进行定义。
图11是保存存储器装置的错误日志的实例方法1100的实施例的特征的流程图。实例方法1100可关于图1的环境100、图6的实例系统600和图7的实例布置700予以实 施。实例方法1100可关于具有如关于图2的存储器阵列200、图3的存储器阵列300和 图4的存储器装置400所论述的结构的一或多个个别存储器装置予以实施。
在1110处，在存储器装置的引脚处接收信号。在1120处，通过基于信号的定时参数的确定，做出信号是否是在存储器装置的引脚上接收到的触发信号的确定。在1130 处，响应于所述信号是触发信号的确定，将与一或多个错误状况相关联的错误日志转储 到存储器装置的存储器。错误日志转储到的存储器可为非易失性存储器。
方法1100或类似于方法1100的方法的变体可包含数个可取决于这类方法和/或在其 中实施这类方法的系统的架构的应用经组合的不同实施例。这类方法可包含通过确定所 接收信号是否在对应于针对非错误信号被拉低或被拉高指定的时间长度的时间内经历多个双态触发，确定所接收信号是否是触发信号。非错误信号可为分配给引脚的非错误 信号。举例来说，存储器装置可包含与例如主机的外部实体介接的数个引脚，其中举例 来说，根据用于操作系统的一些标准，引脚经分配用于系统的特定任务或功能。触发信 号可应用于特定分配的引脚中的一个，如应用于与引脚相关联的额外任务。可基于系统 的特定任务或功能的定时参数与触发信号的定时参数之间的差异来识别此额外任务。
方法1100或类似于方法1100的方法的变体可包含引脚是接收重置信号以识别系统 的重置事件的重置引脚，其中触发信号不同于重置信号。另外，确定所述信号是否是触发信号以及转储错误日志可通过系统的处理器执行指令来执行，其中所述指令存储于系统的专用部分中。所述专用部分可布置成与控制用于存储系统中的数据的数据管理的固件隔开。
在各种实施例中，存储器装置可包括：定时电路系统，其确定存储器装置的引脚上接收到的触发信号的发生；和处理器，其被配置成执行存储于存储器装置中的一或多个 组件上的指令，所述指令在由所述处理器执行时，致使存储器装置执行操作。所述操作 可包括响应于触发信号的发生的确定，将与一或多个错误状况相关联的错误日志转储到 存储器装置的存储器。错误日志转储到的存储器可为非易失性存储器。错误日志可安置 于存储器装置的一或多个组件中。错误日志可安置于被布置成存储用户数据的存储器装 置的存储器中。
如本文所教示的这类存储器装置和其特征的变体可包含数个可取决于这类存储器 装置和/或在其中实施这类存储器装置的架构的应用经组合的不同实施例和特征。这类存 储器装置的特征可包含引脚是接收用于执行存储器装置的功能的信号的引脚，其中所述 信号不同于触发信号。触发信号可在对应于其中所述信号指定被拉低或指定被拉高的指 定时间长度的时间内经历多个双态触发。替代地，触发信号可在其中预期所述信号不被激活的时间期间处于激活状态。所述引脚可为接收重置信号以识别系统的重置事件的重置引脚，其中触发信号不同于重置信号。在重置引脚处，触发信号可在大约两百纳秒的 双态触发周期内经历多个双态触发。可使用其它双态触发周期。
如本文所教示的这类存储器装置和相关联特征的变体可包含存储器装置的操作，包 含完成正在进行的任务并且响应于触发信号的发生的确定而保存高速缓存的主机数据。 在数个例子中，主机可将触发信号发送到存储器装置以使得在断电事件完成之前能够将 存储器装置中的错误日志转储到存储器装置中的存储器，所述断电事件可能并非来自用 户致动的电源关机。
如本文所教示的这类存储器装置和相关联特征的变体可包含与将存储器装置的错 误日志转储到存储器装置的存储器相关联指令存储于存储器装置的专用部分中，其中所 述专用部分可与控制对用于数据存储的存储器装置的数据管理的固件隔开。存储器装置 的所述专用部分可为SRAM或ROM的部分。转储到存储器装置的存储器的错误日志可 包含关于存储器装置或存储器装置的组件的硬件信息和固件信息。错误日志可包含但不 限于关于数据超时、数据失配、致命错误、初始化超时和卡死系统固件识别中的一或多 个的信息。
如本文所教示的这类存储器装置和相关联特征的变体可包含存储器装置的操作，包 含将转储到存储器装置的存储器的错误日志从存储器发射到主机。此错误日志可用于存 储器装置的失效分析。存储器装置可结构化为包含执行与保存存储器装置的错误日志的 方法1100相关联或与类似于方法1100的方法相关联的任何功能的组件。
图12是通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法1200的实施例的特征的流程图。实例方法1200可关于图1的环境100、图6的实例系 统600和图7的实例布置700予以实施。在1210处，系统检测与存储器装置相关联的 一或多个错误状况。
在1220处，产生具有定时参数的触发信号，所述定时参数是针对所述触发信号定义的。所述产生可响应于一或多个错误状况的检测。触发信号的基础结构可在结构化系 统时由所述系统产生并且存储于所述系统的组件中。接着，当检测到与既定存储器装置 相关联的一或多个错误状况时，可通过存取存储的结构并且使触发信号准备好发射到既 定存储器装置来产生触发信号结构。
在1230处，响应于一或多个错误状况的检测，将触发信号发射到存储器装置的引脚以触发存储器装置中的错误日志的转储。触发信号的发射或供发射的产生可响应于一或多个错误状况的检测是与所述一个或多个错误状况的数目大于或等于一或多个错误 状况的检测的阈值的确定相关。此阈值的设置可与错误状况的检测之间的所确定时间相 关。错误状况可包含但不限于数据超时、数据失配、致命错误、初始化超时、卡死系统 固件发生，以及与存储器装置相关联的其它错误事件。可关于存储器装置的除触发转储 以外的功能分配引脚。所述引脚可为存储器装置的重置引脚，其中所述重置引脚被配置 成从系统接收重置信号以识别存储器装置的重置事件，其中重置信号不同于触发信号。
方法1200或类似于方法1200的方法的变体可包含可取决于这类方法和/或在其中实 施这类方法的系统的架构的应用经组合的数个不同实施例。这类方法的特征可包含产生 将发射到存储器装置的引脚的触发信号，其中所述引脚经分配以接收用于执行存储器装 置的功能的信号，其中功能信号不同于触发信号。触发信号可结构化为在对应于其中功能信号指定被拉低或指定被拉高的指定时间长度的时间内经历多个双态触发。替代地， 可在其中预期功能信号不被激活的时间期间产生处于激活状态的触发信号。这类方法可 包含触发信号结构化为在对应于其中重置信号被拉低或被拉高的指定时间长度的时间 内经历多个双态触发。
如本文所教示的方法1200或类似于方法1200的方法的变体可包含与存储器装置介 接的系统产生并发射触发信号以将存储器装置的错误日志转储到存储器，其中所述错误 日志可包含在存储器装置中发生的数个错误事件的信息。错误日志可包含数据超时、数据失配、致命错误、初始化超时、卡死固件识别和其它错误信息中的一或多个。如本文 所教示的方法1200或类似于方法1200的方法的变体可包含从存储器装置接收转储到存 储器装置的存储器的错误日志。这类方法可包含通过与存储器装置介接的系统使用所接 收的错误日志执行失效分析。替代地，错误日志可从系统发射到另一系统以进行失效分 析，其中所述另一系统可在与存储器装置介接的系统的远处，其中在通信网络上进心通 信。
在各种实施例中，与存储器装置介接的系统可包括：处理器，其被配置成执行存储于系统中的一或多个组件上的指令，所述指令在由所述处理器执行时，致使所述系统执 行操作。所述操作可包括：检测与存储器装置相关联的一或多个错误状况；产生具有指 定定时参数的触发信号；和响应于一或多个错误状况的检测，将触发信号发射到存储器 装置的引脚以触发存储器装置中的错误日志的转储，所述引脚分配给存储器装置的除触 发转储以外的功能。
如本文所教示的与存储器装置介接的这类系统和其特征的变体可包含可取决于这 类系统和/或在其中实施这类系统的架构的应用经组合的数个不同实施例和特征。这类系 统的特征可包含被布置成将触发信号发射到引脚的系统，其中所述引脚是存储器装置的 接收用于执行存储器装置的功能的信号的引脚，其中用于执行功能的信号不同于触发信 号。用于执行存储器装置的功能的信号可被视为用于存储器装置的功能信号。所述系统可产生触发信号以在对应于其中功能信号指定被拉低或指定被拉高的指定时间长度的 时间内经历多个双态触发。替代地，触发信号可在其中预期功能信号不被激活的时间期 间处于激活状态。所述引脚可为存储器装置的重置引脚，其中重置引脚被配置成从系统 接收重置信号以识别存储器装置的重置事件，其中重置信号不同于触发信号。所述系统 可将触发信号结构化为在对应于其中重置信号被拉低或被拉高的指定时间长度的时间 内经历多个双态触发。所述系统可将重置引脚处的触发信号结构化为在大约两百纳秒的 双态触发周期内经历多个双态触发。可使用其它双态触发周期。
如本文所教示的与存储器装置介接的这类系统和其特征的变体可包含具有数据超 时、数据失配、致命错误、初始化超时和卡死固件识别中的一或多个的错误日志。可操作以与存储器装置介接的所述系统可具有从存储器装置的存储器接收转储到存储器装 置存储器的错误日志的可执行操作。与存储器装置介接的系统可结构化为包含执行与通 过可操作以与存储器装置介接的系统保存存储器装置中的错误日志的方法1200相关联 或与类似于方法1200的方法相关联的任何功能的组件。
以下是根据本文中的教示的系统和方法的实例实施例。
实例存储器装置1可包括：定时电路系统，其确定所述存储器装置的引脚上接收到的触发信号的发生；和处理器，其被配置成执行存储于所述存储器装置中的一或多个组 件上的指令，所述指令在由所述处理器执行时，致使所述存储器装置执行操作，所述操 作包括响应于所述触发信号的所述发生的所述确定，将与一或多个错误状况相关联的错 误日志转储到所述存储器装置的存储器。
实例存储器装置2可包含实例存储器装置1的特征并且可包含所述引脚是接收用于 执行所述存储器装置的功能的信号的引脚，其中所述信号不同于所述触发信号。
实例存储器装置3可包含实例存储器装置2和前述实例存储器装置任一个的特征并 且可包含所述触发信号在对应于其中所述信号指定被拉低或指定被拉高的指定时间长度的时间内经历多个双态触发。
实例存储器装置4可包含实例存储器装置2和前述实例存储器装置中的任一个的特 征并且可包含所述引脚是接收重置信号以识别所述存储器装置的重置事件的重置引脚， 其中所述触发信号不同于所述重置信号。
实例存储器装置5可包含实例存储器装置4和前述实例存储器装置中的任一个的特 征并且可包含所述触发信号在大约两百纳秒的双态触发周期内经历多个双态触发。
实例存储器装置6可包含前述实例存储器装置中的任一个的特征并且可包含所述存 储器装置完成正在进行的任务并且响应于所述触发信号的所述发生的所述确定而保存高速缓存的主机数据。
实例存储器装置7可包含前述实例存储器装置中的任一个的特征并且可包含所述指 令存储于所述存储器装置的专用部分中，所述专用部分与控制对用于数据存储的所述存 储器装置的数据管理的固件隔开。
实例存储器装置8可包含实例存储器装置7和前述实例存储器装置中的任一个的特 征并且可包含所述存储器装置的所述专用部分是静态随机存取存储器或只读存储器的一部分。
实例存储器装置9可包含前述实例存储器装置中的任一个的特征并且可包含所述错 误日志包含硬件信息和固件信息。
实例存储器装置10可包含前述实例存储器装置中的任一个的特征并且可包含所述 错误日志包含数据超时、数据失配、致命错误、初始化超时和卡死系统固件识别中的一或多个。
实例存储器装置11可包含前述实例存储器装置中的任一个的特征并且可包含将转 储到所述存储器装置的所述存储器的所述错误日志从所述存储器发射到主机。
在实例存储器装置12中，实例存储器装置1到11的存储器装置中的任一个可包含并入到电子系统中的存储器装置另外包括主机处理器和在主机处理器和存储器装置之 间延伸的通信总线。
在实例存储器装置13中，实例存储器装置1到12的存储器装置中的任一个可被修改为包含在另一实例存储器装置1到12中呈现的任何结构。
在实例存储器装置14中，实例存储器装置1到13的存储器装置中的任一个可另外包含被配置成将指令存储为物理状态的机器可读存储装置，其中所述指令可用于执行设备的一或多个操作。
在实例存储器装置15中，实例存储器装置1到17的系统中的任一个可经调适和操作以根据以下保存存储器装置的错误日志的实例方法1到7的方法中的任一种来执行操作。
一种保存存储器装置的错误日志的实例方法1可包括：在所述存储器装置的引脚处 接收信号；基于所述信号的定时参数，确定所述信号是否是在所述存储器装置的所述引脚上接收到的触发信号；和响应于所述信号是所述触发信号的所述确定，将与一或多个 错误状况相关联的所述错误日志转储到所述存储器装置的存储器。
保存存储器装置的错误日志的实例方法2可包含保存存储器装置的错误日志的实例 方法1的特征并且可包含确定所述所接收信号是否是所述触发信号包含确定所述所接收 信号是否在对应于针对分配给所述引脚的非错误信号被拉低或被拉高指定的时间长度的时间内经历多个双态触发。
保存存储器装置的错误日志的实例方法3可包含保存存储器装置的错误日志的前述 实例方法中的任一个的特征并且可包含所述引脚是接收重置信号以识别所述系统的重置事件的重置引脚，其中所述触发信号不同于所述重置信号。
保存存储器装置的错误日志的实例方法4可包含保存存储器装置的错误日志的前述 实例方法中的任一个的特征并且可包含确定所述信号是否是所述触发信号以及转储所述错误日志是通过所述存储器装置的处理器执行指令来执行，其中所述指令存储于所述存储器装置的专用部分中，所述专用部分与控制用于存储所述存储器装置中的数据的数据管理的固件隔开。
在保存存储器装置的错误日志的实例方法5中，保存存储器装置的错误日志的实例 方法1到4中的任一个可由包含主机处理器和在主机处理器和存储器装置之间延伸的通信接口的电子系统执行。
在保存存储器装置的错误日志的实例方法6中，保存存储器装置的错误日志的实例 方法1到5中的任一个可被修改为包含保存存储器装置的错误日志的方法实例1到5中的任何其它方法实例中所阐述的操作。
在保存存储器装置的错误日志的实例方法7中，保存存储器装置的错误日志的实例 方法1到6中的任一个可至少部分地通过使用作为物理状态存储于一或多个机器可读存储装置中的指令来实施。
保存存储器装置的错误日志的实例方法8可包含保存存储器装置的错误日志的前述 实例方法1到7中的任一个的特征并且可包含执行与实例存储器装置1到14的任何特 征相关联的功能。
存储指令的实例机器可读存储装置1，所述指令在由一或多个处理器执行时致使机 器执行操作，所述指令可包括执行与实例存储器装置1到14的任何特征相关联的功能或执行与保存存储器装置的错误日志的实例方法1到8的任何特征相关联的方法的指 令。
一种与存储器装置介接的实例系统1可包括：处理器，其被配置成执行存储于所述系统中的一或多个组件上的指令，所述指令在由所述处理器执行时，致使所述系统执行 操作，所述操作包括：检测与所述存储器装置相关联的一或多个错误状况；产生具有指 定定时参数的触发信号；和响应于所述一或多个错误状况的所述检测，将所述触发信号 发射到所述存储器装置的引脚以触发所述存储器装置中的错误日志的转储，所述引脚分 配给所述存储器装置的除触发所述转储以外的功能。
与存储器装置介接的实例系统2可包含与存储器装置介接的实例系统1的特征并且 可包含所述引脚是所述存储器装置的重置引脚，所述重置引脚被配置成从所述系统接收 重置信号以识别所述存储器装置的重置事件，其中所述重置信号不同于所述触发信号。
与存储器装置介接的实例系统3可包含与存储器装置介接的实例系统2和与存储器 装置介接的前述实例系统中的任一个的特征并且可包含所述触发信号结构化为在对应于其中所述重置信号被拉低或被拉高的指定时间长度的时间内经历多个双态触发。
与存储器装置介接的实例系统4可包含与存储器装置介接的前述实例系统中的任一 个的特征并且可包含数据超时、数据失配、致命错误、初始化超时和卡死固件识别中的一或多个。
与存储器装置介接的实例系统5可包含与存储器装置介接的前述实例系统中的任一 个的特征并且可包含从所述存储器装置的所述存储器接收转储到所述存储器装置的所述存储器的所述错误日志。
在与存储器装置介接的实例系统6中，介接到与存储器装置介接的实例系统1到5的存储器装置的系统中的任一个可包含并入到电子系统中的存储器装置另外包括主机 处理器和在主机处理器和存储器装置之间延伸的通信总线。
在与存储器装置介接的实例系统7中，与存储器装置介接的实例系统1到6的系统中的任一个可被修改为包含在与存储器装置介接的另一实例系统1到6中呈现的任何结构。
在与存储器装置介接的实例系统8中，与存储器装置介接的实例系统1到7的系统中的任一个的设备中的任一个可另外包含被配置成将指令存储为物理状态的机器可读 存储装置，其中所述指令可用于执行设备的一或多个操作。
在与存储器装置介接的实例系统9中，与存储器装置介接的实例系统1到8的系统中的任一个可经调适和操作以根据通过与存储器装置介接的系统保存存储器装置中的 错误日志的以下实例方法1到8的方法中的任一种来执行操作。
通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法1可包括检 测与存储器装置相关联的一或多个错误状况；产生具有定时参数的触发信号，所述定时参数是针对触发信号定义的；和响应于一或多个错误状况的检测，将触发信号发射到存 储器装置的引脚以触发存储器装置中的错误日志的转储，所述引脚分配给存储器装置的 除触发转储以外的功能。
通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法2可包含通 过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法1的特征并且可包 含所述引脚是所述存储器装置的重置引脚，所述重置引脚被配置成从所述系统接收重置 信号以识别所述存储器装置的重置事件，其中所述重置信号不同于所述触发信号。
通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法3可包含通 过与存储器装置介接的系统保存存储器装置中的错误日志的前述实例方法中的任一个的特征并且可包含所述触发信号结构化为在对应于其中所述重置信号被拉低或被拉高 的指定时间长度的时间内经历多个双态触发。
通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法4可包含通 过与存储器装置介接的系统保存存储器装置中的错误日志的前述实例方法中的任一个的特征并且可包含数据超时、数据失配、致命错误、初始化超时和卡死固件识别中的一 或多个。
通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法5可包含通 过与存储器装置介接的系统保存存储器装置中的错误日志的前述实例方法中的任一个的特征并且可包含从所述存储器装置的所述存储器接收转储到所述存储器装置的所述 存储器的所述错误日志。
在通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法6中，通 过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法1到4中的任一个可由包含主机处理器和在主机处理器和存储器装置之间延伸的通信接口的电子系统执行。
在通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法7中，通 过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法1到6中的任一个可被修改为包含通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方 法1到6中的任一其它方法实例中所阐述的操作。
在通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法8中，通 过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法1到7中的任一个可至少部分地通过使用作为物理状态存储于一或多个机器可读存储装置中的指令来实施。
通过与存储器装置介接的系统保存存储器装置中的错误日志的实例方法9可包含通 过与存储器装置介接的系统保存存储器装置中的错误日志的前述实例方法1到8中的任一个的特征并且可包含执行与介接到存储器装置的实例系统1到8的任何特征相关联的 功能。
存储指令的实例机器可读存储装置2存储指令，所述指令在由一或多个处理器执行 时致使机器执行操作，所述指令可包括执行与介接到存储器装置的实例系统1到9的任何特征相关联的功能或执行与通过与存储器装置介接的系统保存存储器装置中的错误 日志的实例方法1到9的任何特征相关联的方法的指令。
如本文所教示的方法提供用于操作性系统上发现的失效的除错有效性。所述操作性 系统可为但不限于移动电话。所述方法可使用存储器装置上的现有引脚以及添加的对触 发信号作出响应的逻辑，所述触发信号经结构化为不同于如下信号：正常发送到所述存储器装置上的所述现有引脚并且正常提供给所述存储器装置来执行所述存储器装置的 常见功能。所述触发信号可为专用除错输入信号，其结构将其与发送到存储器装置上的 现有引脚的正常功能信号区分开。所述结构性区分可基于所述触发信号具有不同于正常 功能信号的定时参数的定时参数。
在不同实例中，本文中所描述的组件、控制器、处理器、单元、引擎或表可尤其包含存储于物理装置上的物理电路系统或固件。如本文中所使用，“处理器装置”意指任 何类型的计算电路，例如但不限于微处理器、微控制器、图形处理器、数字信号处理器 (DSP)或任何其它类型的处理器或处理电路，包含处理器或多核心装置的群组。
如本文所使用，操作存储器单元包含从存储器单元读取、对存储器单元写入或擦除 存储器单元。使存储器单元置于既定状态中的操作在本文中被称作“编程”，且可包含对存储器单元写入或从存储器单元擦除(例如，存储器单元可经编程为擦除状态)。
本文中描述的方法实例可至少部分地由机器或计算机实施。一些实例可包括编码有 指令的计算机可读媒体或机器可读媒体，所述指令可用于配置电子装置以执行如在以上 实例中所描述的方法。这类方法的实施方案可包含代码，如微码、汇编语言代码、高级语言代码或类似物。这类代码可包含用于执行各种方法的计算机可读指令。代码可以形 成计算机程序产品的一部分。此外，代码可例如在执行期间或在其它时间有形地存储于 一或多个易失性或非易失性有形计算机可读媒体上。这些有形计算机可读媒体的实例可 包含但不限于硬盘、可拆卸式磁盘、可移动光盘(例如，光盘和数字视频磁盘)、盒式磁 带、存储卡或棒、RAM、ROM、SSD、UFS装置、eMMC装置等等。
尽管本文中已说明且描述具体实施例，但本领域普通技术人员将了解，计算出实现 相同目的的任何布置可以取代所示出的具体实施例。各种实施例使用本文中所描述的实 施例的排列和/或组合。以上描述意在是说明性，而非限制性的，且本文中采用的成语或术语是出于描述目的。此外，在上述详细描述中，可看到出于精简本公开的目的，在单 一实施例中将各种特征分组在一起。在研究以上描述之后，以上实施例和其它实施例的 组合对于本领域技术人员将是显而易见的。

Claims (20)

1.一种存储器装置，其包括：
定时电路系统，其确定所述存储器装置的引脚上接收到的触发信号的发生；和
处理器，其被配置成执行存储于所述存储器装置中的一或多个组件上的指令，所述指令在由所述处理器执行时，致使所述存储器装置执行操作，所述操作包括响应于所述触发信号的所述发生的所述确定，将与一或多个错误状况相关联的错误日志转储到所述存储器装置的存储器。
2.根据权利要求1所述的存储器装置，其中所述引脚是接收用于执行所述存储器装置的功能的信号的引脚，其中所述信号不同于所述触发信号。
3.根据权利要求2所述的存储器装置，其中所述触发信号在对应于其中所述信号指定被拉低或指定被拉高的指定时间长度的时间内经历多个双态触发。
4.根据权利要求2所述的存储器装置，其中所述引脚是接收重置信号以识别所述存储器装置的重置事件的重置引脚，其中所述触发信号不同于所述重置信号。
5.根据权利要求4所述的存储器装置，其中所述触发信号在大约两百纳秒的双态触发周期内经历多个双态触发。
6.根据权利要求1所述的存储器装置，其中所述操作包含所述存储器装置完成正在进行的任务并且响应于所述触发信号的所述发生的所述确定而保存高速缓存的主机数据。
7.根据权利要求1所述的存储器装置，其中所述指令存储于所述存储器装置的专用部分中，所述专用部分与控制对用于数据存储的所述存储器装置的数据管理的固件隔开。
8.根据权利要求7所述的存储器装置，其中所述存储器装置的所述专用部分是静态随机存取存储器或只读存储器的一部分。
9.根据权利要求1所述的存储器装置，其中所述错误日志包含硬件信息和固件信息。
10.根据权利要求1所述的存储器装置，其中所述错误日志包含数据超时、数据失配、致命错误、初始化超时和卡死系统固件识别中的一或多个。
11.根据权利要求1所述的存储器装置，其中所述操作包含将转储到所述存储器装置的所述存储器的所述错误日志从所述存储器发射到主机。
12.一种保存存储器装置的错误日志的方法，所述方法包括：
在所述存储器装置的引脚处接收信号；
基于所述信号的定时参数，确定所述信号是否是在所述存储器装置的所述引脚上接收到的触发信号；和
响应于所述信号是所述触发信号的所述确定，将与一或多个错误状况相关联的所述错误日志转储到所述存储器装置的存储器。
13.根据权利要求12所述的方法，其中确定所述所接收信号是否是所述触发信号包含确定所述所接收信号是否在对应于针对分配给所述引脚的非错误信号被拉低或被拉高指定的时间长度的时间内经历多个双态触发。
14.根据权利要求12所述的方法，其中所述引脚是接收重置信号以识别所述系统的重置事件的重置引脚，其中所述触发信号不同于所述重置信号。
15.根据权利要求12所述的方法，其中确定所述信号是否是所述触发信号以及转储所述错误日志是通过所述存储器装置的处理器执行指令来执行，其中所述指令存储于所述存储器装置的专用部分中，所述专用部分与控制用于存储所述存储器装置中的数据的数据管理的固件隔开。
16.一种与存储器装置介接的系统，所述系统包括：
处理器，其被配置成执行存储于所述系统中的一或多个组件上的指令，所述指令在由所述处理器执行时，致使所述系统执行操作，所述操作包括：
检测与所述存储器装置相关联的一或多个错误状况；
产生具有指定定时参数的触发信号；和
响应于所述一或多个错误状况的所述检测，将所述触发信号发射到所述存储器装置的引脚以触发所述存储器装置中的错误日志的转储，所述引脚分配给所述存储器装置的除触发所述转储以外的功能。
17.根据权利要求16所述的系统，其中所述引脚是所述存储器装置的重置引脚，所述重置引脚被配置成从所述系统接收重置信号以识别所述存储器装置的重置事件，其中所述重置信号不同于所述触发信号。
18.根据权利要求17所述的系统，其中所述触发信号结构化为在对应于其中所述重置信号被拉低或被拉高的指定时间长度的时间内经历多个双态触发。
19.根据权利要求16所述的系统，其中所述错误日志包含数据超时、数据失配、致命错误、初始化超时和卡死固件识别中的一或多个。
20.根据权利要求16所述的系统，其中所述操作包含从所述存储器装置的所述存储器接收转储到所述存储器装置的所述存储器的所述错误日志。
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